Генератор Verilog универсального прямого преобразователя для произвольных модулей

module forward_conv (out0, out1, out2, in);
	output [2:0] out0; // Module: 7
	output [2:0] out1; // Module: 5
	output [1:0] out2; // Module: 3
	input [7:0] in; // Max value: 255

	forward_conv_module_7 inst7(in, out0);
	forward_conv_module_5 inst5(in, out1);
	forward_conv_module_3 inst3(in, out2);
endmodule

module forward_conv_module_7 (in, out);
	input [7:0] in; // Max value: 255
	output [2:0] out; // Max value: 6
	wire [4:0] inter1; // Max value: 17
	assign inter1 = in[2:0] + in[3] + 2*in[4] + 4*in[5] + in[6] + 2*in[7];
	mod_7_17 inst(inter1, out);
endmodule

module mod_7_17 (in, out);
	input [4:0] in;
	output reg [2:0] out;
	always @ (in)
	begin
	// we have small max value so we can use table here
	case (in)
		0: out = 0;
		1: out = 1;
		2: out = 2;
		3: out = 3;
		4: out = 4;
		5: out = 5;
		6: out = 6;
		7: out = 0;
		8: out = 1;
		9: out = 2;
		10: out = 3;
		11: out = 4;
		12: out = 5;
		13: out = 6;
		14: out = 0;
		15: out = 1;
		16: out = 2;
		17: out = 3;
		default: out = 0;
	endcase
	end
endmodule

module forward_conv_module_5 (in, out);
	input [7:0] in; // Max value: 255
	output [2:0] out; // Max value: 4
	wire [4:0] inter1; // Max value: 20
	assign inter1 = in[2:0] + 3*in[3] + in[4] + 2*in[5] + 4*in[6] + 3*in[7];
	mod_5_20 inst(inter1, out);
endmodule

module mod_5_20 (in, out);
	input [4:0] in;
	output reg [2:0] out;
	always @ (in)
	begin
		if (in < 3'd5)
		begin
			out = in;
		end
		else if (in < 4'd10)
		begin
			out = in - 3'd5;
		end
		else if (in < 4'd15)
		begin
			out = in - 4'd10;
		end
		else if (in < 5'd20)
		begin
			out = in - 4'd15;
		end
		else
		begin
			out = in - 5'd20;
		end
	end
endmodule

module forward_conv_module_3 (in, out);
	input [7:0] in; // Max value: 255
	output [1:0] out; // Max value: 2
	wire [3:0] inter1; // Max value: 12
	assign inter1 = in[1:0] + in[2] + 2*in[3] + in[4] + 2*in[5] + in[6] + 2*in[7];
	mod_3_12 inst(inter1, out);
endmodule

module mod_3_12 (in, out);
	input [3:0] in;
	output reg [1:0] out;
	always @ (in)
	begin
	// we have small max value so we can use table here
	case (in)
		0: out = 0;
		1: out = 1;
		2: out = 2;
		3: out = 0;
		4: out = 1;
		5: out = 2;
		6: out = 0;
		7: out = 1;
		8: out = 2;
		9: out = 0;
		10: out = 1;
		11: out = 2;
		12: out = 0;
		default: out = 0;
	endcase
	end
endmodule

module atest_bench();
	reg [7:0] in;  // Max val: 255
	wire [2:0] out0; // Module: 7
	wire [2:0] out1; // Module: 5
	wire [1:0] out2; // Module: 3
	integer l;
	reg dummy;
	integer fori;
	integer modres0;
	integer modres1;
	integer modres2;
	forward_conv forv1 (out0, out1, out2, in);

	initial
	begin
		for (fori = 0; fori < 8'd255; fori = fori + 1)
		begin
			in = fori;
			#1 dummy = 1;
			$display ("! Input = %d, Res0=(%d), Expect0=(%d), Res1=(%d), Expect1=(%d), Res2=(%d), Expect2=(%d)", fori, out0, fori%7, out1, fori%5, out2, fori%3);
			modres0 = out0;
			if (modres0 != fori%7)
			begin
				$display ("!!! Error (%d, %d)!!!", fori%7, modres0);
			end
			modres1 = out1;
			if (modres1 != fori%5)
			begin
				$display ("!!! Error (%d, %d)!!!", fori%5, modres1);
			end
			modres2 = out2;
			if (modres2 != fori%3)
			begin
				$display ("!!! Error (%d, %d)!!!", fori%3, modres2);
			end
			#1 dummy = 1;
		end
	end
endmodule

Описание:

1) Подробное описание работы универсального прямого преобразователя

2) Результаты моделирования можно найти здесь: Результаты синтеза универсальных прямых преобразователей для простых модулей в пределах 8 бит.

3) поиск значения вычета основано на следующем подходе. Входное число X[bit:0] представляется в виде X[0]*2⁰ + X[1]*2¹ +...+ X[bit]*2^bit. Константы K[i] = ((2ⁱ)%module) предрасчитываются. Итоговая сумма SUM = K[0]*X[0] + K[1]*X[1] + ... + K[bit]*X[bit] не превосходит значение (bit*(module-1)). На следующем этапе анализируется в какой из промежутков вида (k*module, k*(module+1)) попадает значение суммы SUM. И из неё вычитается корректирующий коэффициент k*module. Количество анализируемых промежутков всегда строго меньше (bit+1).

4) В конвеерном варианте два вышеозначенных этапа разнесены на два разных этапа конвеера.