Verilog generator for RNS multiplier (LUT-based version)

Choose module:
module mult_mod_7 (in1, in2, out);
	input [2:0] in1;
	input [2:0] in2;
	wire [5:0] inter;
	output reg [2:0] out;
	assign inter = {in1, in2};
	always @ (*)
	begin
	case (inter)
		{3'd0, 3'd0}: out <= 0;
		{3'd0, 3'd1}: out <= 0;
		{3'd0, 3'd2}: out <= 0;
		{3'd0, 3'd3}: out <= 0;
		{3'd0, 3'd4}: out <= 0;
		{3'd0, 3'd5}: out <= 0;
		{3'd0, 3'd6}: out <= 0;
		{3'd1, 3'd0}: out <= 0;
		{3'd1, 3'd1}: out <= 1;
		{3'd1, 3'd2}: out <= 2;
		{3'd1, 3'd3}: out <= 3;
		{3'd1, 3'd4}: out <= 4;
		{3'd1, 3'd5}: out <= 5;
		{3'd1, 3'd6}: out <= 6;
		{3'd2, 3'd0}: out <= 0;
		{3'd2, 3'd1}: out <= 2;
		{3'd2, 3'd2}: out <= 4;
		{3'd2, 3'd3}: out <= 6;
		{3'd2, 3'd4}: out <= 1;
		{3'd2, 3'd5}: out <= 3;
		{3'd2, 3'd6}: out <= 5;
		{3'd3, 3'd0}: out <= 0;
		{3'd3, 3'd1}: out <= 3;
		{3'd3, 3'd2}: out <= 6;
		{3'd3, 3'd3}: out <= 2;
		{3'd3, 3'd4}: out <= 5;
		{3'd3, 3'd5}: out <= 1;
		{3'd3, 3'd6}: out <= 4;
		{3'd4, 3'd0}: out <= 0;
		{3'd4, 3'd1}: out <= 4;
		{3'd4, 3'd2}: out <= 1;
		{3'd4, 3'd3}: out <= 5;
		{3'd4, 3'd4}: out <= 2;
		{3'd4, 3'd5}: out <= 6;
		{3'd4, 3'd6}: out <= 3;
		{3'd5, 3'd0}: out <= 0;
		{3'd5, 3'd1}: out <= 5;
		{3'd5, 3'd2}: out <= 3;
		{3'd5, 3'd3}: out <= 1;
		{3'd5, 3'd4}: out <= 6;
		{3'd5, 3'd5}: out <= 4;
		{3'd5, 3'd6}: out <= 2;
		{3'd6, 3'd0}: out <= 0;
		{3'd6, 3'd1}: out <= 6;
		{3'd6, 3'd2}: out <= 5;
		{3'd6, 3'd3}: out <= 4;
		{3'd6, 3'd4}: out <= 3;
		{3'd6, 3'd5}: out <= 2;
		{3'd6, 3'd6}: out <= 1;
		default: out <= 0;
	endcase
	end
endmodule

module a_test_bench();
	reg [2:0] in1;
	reg [2:0] in2;
	wire [2:0] out; // Module: 7
	integer l;
	reg dummy;
	integer fori, forj;
	integer modres;
	mult_mod_7 mm (in1, in2, out);
	initial
	begin
		for (fori = 0; fori < 3'd7; fori = fori + 1)
		begin
		for (forj = 0; forj < 3'd7; forj = forj + 1)
		begin
			in1 = fori;
			in2 = forj;
			#1 dummy = 1;
			$display ("! In1 = %d, In2 = %d, Res=(%d), Expect=(%d)", fori, forj, out, (fori*forj)%7);
			modres = out;
			if (modres != (fori*forj)%7)
			begin
				$display ("!!! Error (%d, %d)!!!", (fori*forj)%7, modres);
			end
			#1 dummy = 1;
		end
		end
	end
endmodule
Description:
1) Residue number system multiplier made based on lookup tables. It's possible because of small moduli. Table size growth is O(N²)