module TopLevel74182 ( CN, PB, GB, PBo, GBo, CNX, CNY, CNZ );
  input [3:0] PB;
  input [3:0] GB;
  input CN;
  output PBo, GBo, CNX, CNY, CNZ;
  wire   n14, n15, n16, n17, n18, n19, n20, n21, n22, n23, n24, n25, n26, n27,
         n28, n29, n30, n31, n32, n33;

  INV_X4 U19 ( .A(PB[0]), .ZN(n25) );
  NAND2_X1 U20 ( .A1(n32), .A2(n33), .ZN(PBo) );
  INV_X1 U21 ( .A(PB[1]), .ZN(n14) );
  INV_X2 U22 ( .A(n14), .ZN(n15) );
  AOI21_X4 U23 ( .B1(CN), .B2(n25), .A(n24), .ZN(n26) );
  NAND3_X2 U24 ( .A1(GB[3]), .A2(GB[1]), .A3(GB[2]), .ZN(n28) );
  NOR2_X2 U25 ( .A1(n23), .A2(n22), .ZN(CNZ) );
  NOR2_X1 U26 ( .A1(PB[0]), .A2(PB[1]), .ZN(n32) );
  INV_X1 U27 ( .A(n24), .ZN(n16) );
  INV_X2 U28 ( .A(GB[0]), .ZN(n24) );
  NAND2_X1 U29 ( .A1(n16), .A2(n27), .ZN(CNX) );
  NAND2_X4 U30 ( .A1(n25), .A2(CN), .ZN(n27) );
  NOR2_X1 U31 ( .A1(PB[1]), .A2(GB[0]), .ZN(n29) );
  NOR2_X2 U32 ( .A1(PB[2]), .A2(PB[1]), .ZN(n18) );
  NOR2_X1 U33 ( .A1(PB[2]), .A2(PB[3]), .ZN(n33) );
  NOR2_X2 U34 ( .A1(PB[2]), .A2(GB[1]), .ZN(n17) );
  OAI21_X1 U35 ( .B1(n26), .B2(n15), .A(GB[1]), .ZN(CNY) );
  NAND3_X2 U36 ( .A1(GB[2]), .A2(GB[1]), .A3(GB[0]), .ZN(n20) );
  INV_X4 U37 ( .A(GB[2]), .ZN(n19) );
  NOR3_X4 U38 ( .A1(n17), .A2(n18), .A3(n19), .ZN(n23) );
  INV_X4 U39 ( .A(n27), .ZN(n21) );
  NOR2_X4 U40 ( .A1(n21), .A2(n20), .ZN(n22) );
  INV_X4 U41 ( .A(GB[3]), .ZN(n31) );
  OAI22_X2 U42 ( .A1(PB[3]), .A2(GB[2]), .B1(PB[2]), .B2(PB[3]), .ZN(n30) );
  OAI22_X2 U43 ( .A1(n30), .A2(n31), .B1(n28), .B2(n29), .ZN(GBo) );
endmodule