module TopLevel74182 ( CN, PB, GB, PBo, GBo, CNX, CNY, CNZ ); input [3:0] PB; input [3:0] GB; input CN; output PBo, GBo, CNX, CNY, CNZ; wire n25, n26, n27, n28, n29, n30, n31, n32, n33, n34, n35, n36, n37, n38, n39, n40, n41, n42, n43, n44, n45, n46, n47, n48, n49, n50, n51, n52, n53, n54; NOR2_X4 U30 ( .A1(n26), .A2(PB[0]), .ZN(n25) ); INV_X8 U31 ( .A(CN), .ZN(n26) ); NAND2_X4 U32 ( .A1(CN), .A2(n39), .ZN(n27) ); INV_X8 U33 ( .A(PB[1]), .ZN(n28) ); INV_X8 U34 ( .A(GB[1]), .ZN(n41) ); INV_X8 U35 ( .A(PB[2]), .ZN(n29) ); NAND2_X4 U36 ( .A1(n41), .A2(n29), .ZN(n30) ); NAND2_X4 U37 ( .A1(GB[2]), .A2(n30), .ZN(n33) ); INV_X8 U38 ( .A(GB[0]), .ZN(n47) ); INV_X8 U39 ( .A(PB[1]), .ZN(n40) ); NAND2_X4 U40 ( .A1(n47), .A2(n28), .ZN(n31) ); NOR2_X4 U41 ( .A1(n31), .A2(PB[2]), .ZN(n32) ); NOR2_X4 U42 ( .A1(n33), .A2(n32), .ZN(n38) ); INV_X8 U43 ( .A(CN), .ZN(n34) ); NOR2_X4 U44 ( .A1(PB[0]), .A2(n34), .ZN(n36) ); NOR2_X4 U45 ( .A1(PB[2]), .A2(PB[1]), .ZN(n35) ); NAND2_X4 U46 ( .A1(n36), .A2(n35), .ZN(n37) ); NAND2_X4 U47 ( .A1(n38), .A2(n37), .ZN(CNZ) ); INV_X8 U48 ( .A(PB[0]), .ZN(n39) ); NAND2_X4 U49 ( .A1(n25), .A2(n40), .ZN(n44) ); NOR2_X4 U50 ( .A1(PB[1]), .A2(GB[0]), .ZN(n42) ); NOR2_X4 U51 ( .A1(n42), .A2(n41), .ZN(n43) ); NAND2_X4 U52 ( .A1(n44), .A2(n43), .ZN(CNY) ); NAND2_X4 U53 ( .A1(GB[0]), .A2(n27), .ZN(CNX) ); NAND2_X4 U54 ( .A1(GB[3]), .A2(PB[3]), .ZN(n52) ); NOR2_X4 U55 ( .A1(PB[2]), .A2(GB[1]), .ZN(n46) ); NAND2_X4 U56 ( .A1(GB[3]), .A2(GB[2]), .ZN(n45) ); NOR2_X4 U57 ( .A1(n46), .A2(n45), .ZN(n50) ); NOR2_X4 U58 ( .A1(PB[1]), .A2(PB[2]), .ZN(n48) ); NAND2_X4 U59 ( .A1(n48), .A2(n47), .ZN(n49) ); NAND2_X4 U60 ( .A1(n49), .A2(n50), .ZN(n51) ); NAND2_X4 U61 ( .A1(n51), .A2(n52), .ZN(GBo) ); NOR2_X4 U62 ( .A1(PB[2]), .A2(PB[3]), .ZN(n54) ); NOR2_X4 U63 ( .A1(PB[0]), .A2(PB[1]), .ZN(n53) ); NAND2_X4 U64 ( .A1(n54), .A2(n53), .ZN(PBo) ); endmodule