module TopLevel74283 ( C0, A, B, S, C4 );
  input [3:0] A;
  input [3:0] B;
  output [3:0] S;
  input C0;
  output C4;
  wire   n1, n2, n3, n4, n5, n6, n7, n8, n9, n10, n11, n12, n13, n14, n15, n16,
         n17, n18, n19, n20, n21, n22, n23, n24, n25, n26, n27, n28, n29, n30,
         n31, n32, n33, n34, n35, n36, n37, n38, n39, n40, n41, n42, n43, n44,
         n45, n46, n47, n48, n49, n50, n51, n52, n53, n54, n55, n56, n57, n58,
         n59, n60, n61, n62, n63;

  XOR2_X2 U1 ( .A(A[1]), .B(n1), .Z(n39) );
  INV_X8 U2 ( .A(B[1]), .ZN(n1) );
  NOR2_X4 U3 ( .A1(B[0]), .A2(A[0]), .ZN(n2) );
  NOR2_X4 U4 ( .A1(n4), .A2(n5), .ZN(n3) );
  INV_X8 U5 ( .A(n27), .ZN(n4) );
  INV_X8 U6 ( .A(n28), .ZN(n5) );
  XOR2_X2 U7 ( .A(A[3]), .B(B[3]), .Z(n6) );
  INV_X8 U8 ( .A(n6), .ZN(n62) );
  NAND2_X4 U9 ( .A1(n63), .A2(n6), .ZN(n8) );
  NAND2_X4 U10 ( .A1(n7), .A2(n62), .ZN(n9) );
  NAND2_X4 U11 ( .A1(n9), .A2(n8), .ZN(S[3]) );
  INV_X8 U12 ( .A(n63), .ZN(n7) );
  NAND2_X4 U13 ( .A1(n11), .A2(n12), .ZN(n10) );
  INV_X8 U14 ( .A(A[2]), .ZN(n11) );
  INV_X8 U15 ( .A(B[2]), .ZN(n12) );
  AND2_X4 U16 ( .A1(n28), .A2(n55), .ZN(n32) );
  OR2_X4 U17 ( .A1(A[3]), .A2(B[3]), .ZN(n33) );
  NOR2_X4 U18 ( .A1(B[0]), .A2(A[0]), .ZN(n13) );
  INV_X8 U19 ( .A(n2), .ZN(n41) );
  NOR2_X4 U20 ( .A1(n15), .A2(n16), .ZN(n14) );
  INV_X8 U21 ( .A(A[2]), .ZN(n15) );
  INV_X8 U22 ( .A(B[2]), .ZN(n16) );
  NOR2_X4 U23 ( .A1(n18), .A2(n19), .ZN(n17) );
  INV_X8 U24 ( .A(n17), .ZN(n45) );
  NAND2_X4 U25 ( .A1(n29), .A2(n53), .ZN(n18) );
  NOR2_X4 U26 ( .A1(n20), .A2(n21), .ZN(n19) );
  INV_X8 U27 ( .A(B[0]), .ZN(n20) );
  INV_X8 U28 ( .A(A[0]), .ZN(n21) );
  NAND2_X4 U29 ( .A1(B[0]), .A2(A[0]), .ZN(n22) );
  NAND2_X4 U30 ( .A1(A[1]), .A2(B[1]), .ZN(n23) );
  INV_X8 U31 ( .A(n23), .ZN(n24) );
  NOR2_X4 U32 ( .A1(n24), .A2(n14), .ZN(n26) );
  NOR2_X4 U33 ( .A1(A[0]), .A2(B[0]), .ZN(n25) );
  NAND2_X4 U34 ( .A1(n26), .A2(n25), .ZN(n60) );
  NAND2_X4 U35 ( .A1(n60), .A2(n10), .ZN(n27) );
  NAND2_X4 U36 ( .A1(A[3]), .A2(B[3]), .ZN(n28) );
  NAND2_X4 U37 ( .A1(A[1]), .A2(B[1]), .ZN(n29) );
  INV_X8 U38 ( .A(C0), .ZN(n53) );
  INV_X8 U39 ( .A(A[1]), .ZN(n30) );
  INV_X8 U40 ( .A(B[1]), .ZN(n38) );
  NAND2_X4 U41 ( .A1(n30), .A2(n38), .ZN(n44) );
  NAND2_X4 U42 ( .A1(n45), .A2(n44), .ZN(n31) );
  NAND2_X4 U43 ( .A1(n31), .A2(n32), .ZN(n34) );
  NAND2_X4 U44 ( .A1(n34), .A2(n33), .ZN(n35) );
  NOR2_X4 U45 ( .A1(n35), .A2(n3), .ZN(C4) );
  XOR2_X2 U46 ( .A(C0), .B(A[0]), .Z(n36) );
  XOR2_X2 U47 ( .A(n36), .B(B[0]), .Z(S[0]) );
  NAND2_X4 U48 ( .A1(n53), .A2(n22), .ZN(n37) );
  NAND2_X4 U49 ( .A1(n41), .A2(n37), .ZN(n40) );
  XOR2_X2 U50 ( .A(n39), .B(n40), .Z(S[1]) );
  XOR2_X2 U51 ( .A(A[2]), .B(B[2]), .Z(n48) );
  NAND2_X4 U52 ( .A1(A[1]), .A2(B[1]), .ZN(n42) );
  NAND2_X4 U53 ( .A1(n13), .A2(n42), .ZN(n43) );
  NAND2_X4 U54 ( .A1(n44), .A2(n43), .ZN(n46) );
  NOR2_X4 U55 ( .A1(n17), .A2(n46), .ZN(n47) );
  XOR2_X2 U56 ( .A(n47), .B(n48), .Z(S[2]) );
  NOR2_X4 U57 ( .A1(B[1]), .A2(A[1]), .ZN(n50) );
  NAND2_X4 U58 ( .A1(A[2]), .A2(B[2]), .ZN(n49) );
  NAND2_X4 U59 ( .A1(n50), .A2(n49), .ZN(n51) );
  NAND2_X4 U60 ( .A1(n51), .A2(n10), .ZN(n59) );
  NAND2_X4 U61 ( .A1(B[0]), .A2(A[0]), .ZN(n52) );
  NAND2_X4 U62 ( .A1(n52), .A2(n53), .ZN(n57) );
  NAND2_X4 U63 ( .A1(A[2]), .A2(B[2]), .ZN(n55) );
  NAND2_X4 U64 ( .A1(A[1]), .A2(B[1]), .ZN(n54) );
  NAND2_X4 U65 ( .A1(n55), .A2(n54), .ZN(n56) );
  NOR2_X4 U66 ( .A1(n56), .A2(n57), .ZN(n58) );
  NOR2_X4 U67 ( .A1(n58), .A2(n59), .ZN(n61) );
  NAND2_X4 U68 ( .A1(n61), .A2(n60), .ZN(n63) );
endmodule