Модулярное АЦП — различия между версиями

Материал из Модулярная арифметики
Перейти к: навигация, поиск
(Двухступенчатый АЦП)
(АЦП последовательного приближения)
 
(не показаны 4 промежуточные версии этого же участника)
Строка 1: Строка 1:
 
В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.
 
В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.
  
=Flash A/R Converter=
+
=Виды АЦП=
 +
==Flash A/R Converter==
  
 
Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2<sup>n</sup>-1 компараторов и 2<sup>n</sup> резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
 
Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2<sup>n</sup>-1 компараторов и 2<sup>n</sup> резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
Строка 20: Строка 21:
 
Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.
 
Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.
  
==Iterative flash A/R converter==
+
===Iterative flash A/R converter===
  
 
Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
 
Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
Строка 27: Строка 28:
 
[[Изображение:Iterative_ARC.jpg]]
 
[[Изображение:Iterative_ARC.jpg]]
  
==Двухступенчатый АЦП==
+
===Двухступенчатый АЦП===
  
 
На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
 
На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
 
[[Изображение:Simulink_model.jpg]]
 
[[Изображение:Simulink_model.jpg]]
 +
 +
==АЦП последовательного приближения==
 +
Основная идея такая же как и при конвертировании в бинарное представление. Разница заключается в следующем:
 +
*компаратор заменён на дифференциальный усилитель
 +
*для генерации непосредственно остатков используется второй конвертер
 +
*ЦАП изменён таким образом чтобы усиливать выход в mr раз,где mr - выбранный модуль.
 +
 +
Преобразование длится B+1 цикл, где И это количество битов в SAR, и разрешение n выбирается из условия M>=2<sup>n</sup> [[Изображение:B.jpg]]
 +
[[Изображение:Aproxim_ARC.jpg]]

Текущая версия на 11:47, 11 марта 2013

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

Виды АЦП

Flash A/R Converter

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление. Thermometer code.jpgThermometer code 2.jpg

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:

  • задержкой компаратора
  • задержкой XOR
  • задержкой буфера
  • задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:

  • задержка компаратора
  • задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

Iterative flash A/R converter

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k: K.jpg

Iterative ARC.jpg

Двухступенчатый АЦП

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку. Simulink model.jpg

АЦП последовательного приближения

Основная идея такая же как и при конвертировании в бинарное представление. Разница заключается в следующем:

  • компаратор заменён на дифференциальный усилитель
  • для генерации непосредственно остатков используется второй конвертер
  • ЦАП изменён таким образом чтобы усиливать выход в mr раз,где mr - выбранный модуль.

Преобразование длится B+1 цикл, где И это количество битов в SAR, и разрешение n выбирается из условия M>=2n B.jpg Aproxim ARC.jpg