Модулярная арифметика - Вклад участника [ru]

Модулярное АЦП

2013-03-11T11:47:34Z

Konstantin: /* АЦП последовательного приближения */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Виды АЦП=
==Flash A/R Converter==

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

===Iterative flash A/R converter===

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

===Двухступенчатый АЦП===

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
[[Изображение:Simulink_model.jpg]]

==АЦП последовательного приближения==
Основная идея такая же как и при конвертировании в бинарное представление. Разница заключается в следующем:
*компаратор заменён на дифференциальный усилитель
*для генерации непосредственно остатков используется второй конвертер
*ЦАП изменён таким образом чтобы усиливать выход в mr раз,где mr - выбранный модуль.

Преобразование длится B+1 цикл, где И это количество битов в SAR, и разрешение n выбирается из условия M>=2n [[Изображение:B.jpg]]
[[Изображение:Aproxim_ARC.jpg]]

Модулярное АЦП

2013-03-11T11:41:49Z

Konstantin: /* АЦП последовательного приближения */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Виды АЦП=
==Flash A/R Converter==

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

===Iterative flash A/R converter===

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

===Двухступенчатый АЦП===

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
[[Изображение:Simulink_model.jpg]]

==АЦП последовательного приближения==
Основная идея такая же как и при конвертировании в бинарное представление. Разница заключается в следующем:
*компаратор заменён на дифференциальный усилитель
*для генерации непосредственно остатков используется второй конвертер
*ЦАП изменён таким образом чтобы усиливать выход в mr раз,где mr - выбранный модуль.

Преобразование длится B+1 цикл, где [[Изображение:B.jpg]]
[[Изображение:Aproxim_ARC.jpg]]

Модулярное АЦП

2013-03-11T11:41:32Z

Konstantin: /* АЦП последовательного приближения */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Виды АЦП=
==Flash A/R Converter==

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

===Iterative flash A/R converter===

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

===Двухступенчатый АЦП===

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
[[Изображение:Simulink_model.jpg]]

==АЦП последовательного приближения==
Основная идея такая же как и при конвертировании в бинарное представление. Разница заключается в следующем:
*компаратор заменён на дифференциальный усилитель
*для генерации непосредственно остатков используется второй конвертер
*ЦАП изменён таким образом чтобы усиливать выход в mr раз,где mr - выбранный модуль.

Преобразование длится B+1 цикл,где [[Изображение:B.jpg]]
[[Изображение:Aproxim_ARC.jpg]]

Файл:B.jpg

2013-03-11T11:41:20Z

Konstantin:

Модулярное АЦП

2013-03-11T11:27:32Z

Konstantin:

Файл:Aproxim ARC.jpg

2013-03-11T11:23:56Z

Konstantin:

Модулярное АЦП

2013-03-11T11:23:04Z

Konstantin:

Модулярное АЦП

2013-03-11T11:21:16Z

Konstantin: /* Двухступенчатый АЦП */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

==Iterative flash A/R converter==

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

==Двухступенчатый АЦП==

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
[[Изображение:Simulink_model.jpg]]

Модулярное АЦП

2013-03-11T11:21:07Z

Konstantin: /* Iterative flash A/R converter */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

==Iterative flash A/R converter==

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

=Двухступенчатый АЦП=

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
[[Изображение:Simulink_model.jpg]]

Модулярное АЦП

2013-03-11T10:16:57Z

Konstantin: /* Двухступенчатый АЦП */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

=Iterative flash A/R converter=

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

=Двухступенчатый АЦП=

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл. Остаток по модулю m3 являетcя выходом из конвертера ADC2. Два других остатка вычисляются по таблице. Использование этой таблицы удерживает на том же уровне энергопотребление и площадь,но создаёт дополнительную задержку.
[[Изображение:Simulink_model.jpg]]

Модулярное АЦП

2013-03-11T09:51:47Z

Konstantin: /* Двухступенчатый АЦП */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

=Iterative flash A/R converter=

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

=Двухступенчатый АЦП=

На картинке ниже представлена архитектура АЦП,использующая модули {7,8,9}. Принцип работы очень похож на итерационный АЦП с той лишь разницей,что всё делается за 1 цикл.
[[Изображение:Simulink_model.jpg]]

Модулярное АЦП

2013-03-11T09:47:18Z

Konstantin: /* Модифицированный параллельный АЦП */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

=Iterative flash A/R converter=

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

=Двухступенчатый АЦП=

[[Изображение:Simulink_model.jpg]]

Файл:Simulink model.jpg

2013-03-11T09:39:25Z

Konstantin:

Модулярное АЦП

2013-03-11T09:34:42Z

Konstantin:

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

=Iterative flash A/R converter=

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

=Модифицированный параллельный АЦП=

[[Изображение:Modif_flash_ARC.jpg]]

Файл:Modif flash ARC.jpg

2013-03-11T09:34:23Z

Konstantin:

Main

2013-03-10T08:03:02Z

Konstantin:

= Генераторы Verilog =

== Базовые операции ==

=== Сумматоры ===
# [http://vscripts.ru/2012/generator-sum-2n-1.php Генератор Verilog для сумматора по модулю 2n-1] - реализация на базе двух сумматоров и мультиплексора (вариант Романа).
# [http://vscripts.ru/dima/adder.php Генератор Verilog для сумматора по модулю 2n-1] - полностью комбинационная реализация без мультиплексора (вариант Димы).
# [http://vscripts.ru/dima/all_adders.php?n=31 Генератор Verilog для сумматора по произвольному модулю] - реализация предлагающая оптимальный вариант.

=== Умножители ===
# [http://vscripts.ru/2012/index-modulo-multiplication.php Генератор Verilog для умножения по модулю (метод 1)] - от 3 до 1000 по индексному методу (умножение заменено на сложение).
# [http://vscripts.ru/2012/index-modulo-multiplication-sqr.php Генератор Verilog для умножения по модулю (метод 2)] - от 3 до 1000 по методу разности квадратов (X*Y = (1/4)*(X+Y)2 - (1/4)*(X-Y)2)

=== Прямые и обратные преобразователи ===
# [http://vscripts.ru/2012/forward-converter-2supn-generator.php Генератор Verilog для прямого преобразователя в базиса вида (2n-1, 2n, 2n+1)] - прямой преобразователь из позиционной системы счисления в систему остаточных классов (версия Романа).
# [http://vscripts.ru/dima/fwd_generator.php Генератор Verilog для прямого преобразователя в базиса вида (2n-1, 2n, 2n+1)] - прямой преобразователь из позиционной системы счисления в систему остаточных классов (версия Димы).
# [http://vscripts.ru/2012/reverse-converter-2supn-generator.php Генератор Verilog для обратного преобразователя из базиса вида (2n-1, 2n, 2n+1)] - сверхбыстрый обратный преобразователь в позиционную систему.

=== Другое ===
# [http://vscripts.ru/2012/generator-sum-kwain.php Генератор Verilog для модулярных операций по методу Квайна] - генератор операций сложения и умножения, для малых модулей (от 3 до 15).
# [http://vscripts.ru/2012/generator-sub-sqr.php Генератор Verilog для квадрата разности по модулю p] - состоит из вычитателя и таблицы квадратов (LUT).

== SAD процессоры (поиск различия между двумя картинками) ==
# [http://vscripts.ru/2012/sad_generator.php Генератор Verilog для реализации позиционного SAD процессора] - поиск векторов компенсации движения в стандартном виде.
# [http://vscripts.ru/2012/sad_modular_generator.php Генератор Verilog для реализации модулярного SAD процессора] - поиск векторов компенсации движения в модулярном базисе вида (2n-1, 2n, 2n+1).

== Формулы и математика ==
# [http://vscripts.ru/2012/prime-set-generator.php Генератор простых чисел Прота для реализации операции свёртки] - по методу БПФ в конечном поле.
# [http://vscripts.ru/2012/basis-15x16x17-simple.php Формула для обратного преобразователя для базиса вида (2n-1, 2n, 2n+1)] - обратный преобразователь для спец. системы модулей из системы остаточных классов в позиционный код.
# [http://vscripts.ru/2012/basis-15x16x17.php Проверка формул обратного преобразователя для базиса вида (2n-1, 2n, 2n+1)] - обратный преобразователь для спец. системы модулей из системы остаточных классов в позиционный код.
# [http://vscripts.ru/2012/sad-modular-basis-calculator.php Генератор базисов для SAD процессоров разной размерности] - базисы специального вида и обычного.

== Временные и тестовые скрипты ==
# [http://vscripts.ru/2012/prime.php Список случайных простых чисел] - для теста от 900 до 20000
# [http://vscripts.ru/2012/multable.php Таблица умножения по модулю] - от 3 до 100

== Справочные материалы ==
* [[Система остаточных классов]] - определение
* [[Алгоритм Espresso]] - эффективный алгоритм для минимизации булевых функций
* [[MIS: A multiple-level logic optimization system]] - система логического синтеза
* [[Введение в АЦП]] - описание видов аналого-цифровых преобразователей (двоичных)
* [[Модулярное АЦП]] - описание различных архитектур АЦП и их сравнение
* [[Полезная литература]]

== Результаты исследований ==
# 2013.02 - [[Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.]]
# 2013.02 - [[Результат сравнения модулярных сумматоров в стандартном исполнении и по методу Espresso]]
# 2013.01 - [[Результат сравнения модулярных сумматоров в стандартном исполнении и по методу Квайна]]
# 2012.12 - [[Результат сравнения SAD-процессоров модулярный vs позиционный (промежуточный отчет 12.2012)]]
# 2012.12 - [[Исследование позиционного умножения на нашей библиотеке]]
# 2012.12 - [[Сравнение разных методов умножения по модулю]] - сравнение позиционного, [http://vscripts.ru/2012/index-modulo-multiplication.php индексного умножителя] и [http://vscripts.ru/2012/index-modulo-multiplication-sqr.php умножителя по методу разности квадратов]
# 2012.12 - [[Сравнение разных методов сложения по модулю 2^n-1]] (модуль вида 2n-1) - сравнение позиционного сумматора и двух вариантов реализации сумматора по модулю 2n-1 ([http://vscripts.ru/2012/generator-sum-2n-1.php Генератор 1], [http://vscripts.ru/dima/adder.php Генератор 2]).

Модулярное АЦП

2013-03-05T13:31:54Z

Konstantin: /* Iterative flash A/R converter */

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

=Iterative flash A/R converter=

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

Модулярное АЦП

2013-03-05T13:31:26Z

Konstantin:

В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравнение между собой.

=Flash A/R Converter=

Идеология абсолютно такая же, как и для обыкновенного АЦП.Для построения n-битного модулярного АЦП необходимо 2n-1 компараторов и 2n резисторов. Разница между модулярным и позиционным АЦП заключается в декодере. Ниже приведена схема для декодера унарного кода в модулярное представление.
[[Изображение:Thermometer_code.jpg]][[Изображение:Thermometer_code_2.jpg]]

Для любого входного значения X из M только один XOR будет на выходе генерировать логическую единицу,тем самым активируя буфер.Выход из каждого буфера является искомым остатком операции деления X по модулю mr.После этого данные попадают в ПЛМ(PLA) размерности mr на log2(mr-1).

Задержка распространения сигнала в модулярном АЦП определяется 4 параметрами:
*задержкой компаратора
*задержкой XOR
*задержкой буфера
*задержкой ПЛМ

Задержку позиционного АЦП определяет всего 2 параметра:
*задержка компаратора
*задержка ROM

Как правило,для больших чисел сумма задержки буфера,XOR и ПЛМ много меньше задержки ROM.

=Iterative flash A/R converter=

Схема является двухступенчатой: на первом этапе генерируется базовое значение,на втором остатки от деления.Аналоговый сигнал делится и подаётся на первый конвертер(FC1), который генерирует m старших битов частного. Они записываются в первый регистр(R1) при помощи мультиплексора.Далее начинается вторая стадия. Бинарное представление частного конвертируется в аналоговую форму и дифференциальный усилитель,на второй вход которого подаётся изначальный аналоговый сигнал. Далее происходит конвертирование аналогового сигнала в цифровое представление на FC2, которое и является модулярным видом числа. Процесс повторяется k раз,где k равно:
[[Изображение:K.jpg]]

[[Изображение:Iterative_ARC.jpg]]

Файл:K.jpg

2013-03-05T13:30:59Z

Konstantin:

Файл:Iterative ARC.jpg

2013-03-05T13:10:57Z

Konstantin:

Модулярное АЦП

2013-03-05T13:09:23Z

Konstantin:

Модулярное АЦП

2013-03-05T13:02:57Z

Konstantin:

Модулярное АЦП

2013-03-05T12:40:54Z

Konstantin:

Файл:Thermometer code 2.jpg

2013-03-05T12:40:40Z

Konstantin:

Модулярное АЦП

2013-03-05T12:39:36Z

Konstantin: Новая страница: «В данной статье рассмотрены различные архитектуры модулярного АЦП(A/R), а так же их сравне…»

Файл:Thermometer code.jpg

2013-03-05T12:39:24Z

Konstantin:

Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.

2013-02-25T14:21:14Z

Konstantin:

На основе [http://vscripts.ru/w/%D0%A1%D1%80%D0%B0%D0%B2%D0%BD%D0%B5%D0%BD%D0%B8%D0%B5_%D1%80%D0%B0%D0%B7%D0%BD%D1%8B%D1%85_%D0%BC%D0%B5%D1%82%D0%BE%D0%B4%D0%BE%D0%B2_%D1%83%D0%BC%D0%BD%D0%BE%D0%B6%D0%B5%D0%BD%D0%B8%D1%8F_%D0%BF%D0%BE_%D0%BC%D0%BE%D0%B4%D1%83%D0%BB%D1%8E прошлого исследования] было добавлено сравнение результатов с умножителем по модулю вида 2n-1.
Сравнение производилось для модулей с разрядностью от 2 до 9 бит.
Запуск производился на Synopsys Design Compiler.

== Типовой Verilog-модуль ==
<pre>
module mod_multiplier_7 (a,b,out);
output wire [2:0] out;
input wire [2:0] a,b;
wire [2:0] p_out0;
wire [2:0] p_out1;
wire [2:0] p_out2;
reg [3:0] res0;
reg [3:0] res1;

assign p_out0[0] = a[0] && b[0];
assign p_out0[1] = a[1] && b[0];
assign p_out0[2] = a[2] && b[0];

assign p_out1[0] = a[2] && b[1];
assign p_out1[1] = a[0] && b[1];
assign p_out1[2] = a[1] && b[1];

assign p_out2[0] = a[1] && b[2];
assign p_out2[1] = a[2] && b[2];
assign p_out2[2] = a[0] && b[2];

always @ (*)
begin
res0=p_out0+p_out1;
if(res0[3]==1)
begin
res0[3]=0;
res0=res0+1;
end
res1=res0+p_out2;
if(res1[3]==1)
begin
res1[3]=0;
res1=res1+1;
end
if(res1==7)
res1=res1+1;
end
assign out = res1[2:0];
endmodule

</pre>

Testbench
<pre>
module atest_bench();
reg [2:0] inp1,inp2;
wire [2:0] out;
integer fori,forj,i,l;
reg dummy;

mod_multiplier_7 m1(inp1,inp2,out);

initial
begin
begin
for (fori=1; fori < 7; fori = fori + 1)
for (forj=1; forj < 7; forj = forj+1)
begin
inp1=fori;
inp2=forj;
#1 dummy = 1;
i=(fori * forj)%7;
//$display ("a=(%d) b=(%d) Res=(%d) expect=(%d)",fori,forj,out,i);
l = out;
if (l != i)
begin
$display ("Error i=(%d) l=(%d)",i,l);
end
#1 dummy = 1;
end
end
end
endmodule
</pre>

== Генератор Verilog-модулей ==
<pre>
for { set n 2} {$n < 11} {incr n} {

set q [expr round(pow(2,$n)-1)]
set b [expr $n-1]

set file1 "mod_multiplier_$q.v"
set out1 [open $file1 "w"]
puts $out1 "module mod_multiplier_$q (a,b,out);
output wire \[$b:0\] out;
input wire \[$b:0\] a,b;"

for {set pt 0} {$pt < $n} {incr pt} {
puts $out1 "wire \[$b:0\] p_out$pt;"
}
for {set r 0} {$r < $b} {incr r} {
puts $out1 "reg \[$n:0\] res$r;"
}
for {set i 0} {$i < $n} {incr i} {
puts $out1 "
"
for {set j 0} {$j < $n} {incr j} {
set k [expr ($j -$i + $n)%$n]
puts $out1 "assign p_out$i\[$j\] = a\[$k\] && b\[$i\];"
}
}
puts $out1 "
always @ (*)
begin"
for {set i 0} {$i < $n} {incr i} {
set arr($i) "p_out$i"
}
set arr_count $n
set z 0

while {1} {
set arr_count1 0
for {set i 0} {$i< [expr $arr_count-1]} {incr i 2} {
set p_internal "res$z"
set tmp1 [expr $i+1]
puts $out1 " $p_internal=$arr($i)+$arr($tmp1);"
set RES "res$z\[$n\]"
puts $out1 " if($RES==1)
begin
res$z\[$n\]=0;
res$z=res$z+1;
end"
set arr1($arr_count1) $p_internal
incr arr_count1
incr z
}
set copy [expr $arr_count%2]
if {$copy == 1} {
set count2 [expr $arr_count-1]
set arr1($arr_count1) $arr($count2)
incr arr_count1
}
if {$arr_count1 <= 1} {
break;
}
# copy
for {set i 0} {$i < $arr_count1} {incr i} {
set arr($i) $arr1($i)
set arr_count $arr_count1
}
}
set z [expr $z-1]
puts $out1 "if(res$z==$q)
res$z=res$z+1;"
puts $out1 "end
assign out = res$z\[$b:0\];
endmodule
"
puts $out1 "module atest_bench();
reg \[$b:0\] inp1,inp2;
wire \[$b:0\] out;"
puts $out1 " integer fori,forj,i,l;
reg dummy;

mod_multiplier_$q m1(inp1,inp2,out);
"
puts $out1 "initial
begin
begin
for (fori=1; fori < $q; fori = fori + 1)
for (forj=1; forj < $q; forj = forj+1)
begin
inp1=fori;
inp2=forj;"
puts $out1 " #1 dummy = 1;
i=(fori * forj)\%$q;
//\$display (\"a=(\%d) b=(\%d) Res=(\%d) expect=(\%d)\",fori,forj,out,i);
l = out;"
puts $out1 " if (l != i)
begin
\$display (\"Error i=(\%d) l=(\%d)\",i,l);
end
#1 dummy = 1;
end
end
end
endmodule"
}
close $out1
</pre>
== Библиотека стандартных ячеек ==
<pre>
NangateOpenCellLibrary_typical_conditional_nldm.lib
</pre>

== Скрипт для запуска ==
<pre>
analyze -f verilog <имя модуля>.v
elaborate <имя модуля>
uniquify
current_design <имя модуля>
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
compile
report_timing -significant_digits 6 > timing_<имя модуля>.rpt
report_area > area_<имя модуля>.rpt
report_power -analysis_effort high > power_<имя модуля>.rpt
remove_design -all
</pre>

== Модули для эксперимента ==
<table style='border: 1px solid black; text-align: center;'>
<tr>
<td style='border: 1px solid black; padding: 2px;'>Битность</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для индексного умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для DS и 2n-1 умножителя</td>
</tr>
<tr>
<td style='border: 1px solid black;'>2</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
</tr>
<tr>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
</tr>
<tr>
<td style='border: 1px solid black;'>4</td>
<td style='border: 1px solid black;'>13</td>
<td style='border: 1px solid black;'>15</td>
</tr>
<tr>
<td style='border: 1px solid black;'>5</td>
<td style='border: 1px solid black;'>31</td>
<td style='border: 1px solid black;'>31</td>
</tr>
<tr>
<td style='border: 1px solid black;'>6</td>
<td style='border: 1px solid black;'>61</td>
<td style='border: 1px solid black;'>63</td>
</tr>
<tr>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
</tr>
<tr>
<td style='border: 1px solid black;'>8</td>
<td style='border: 1px solid black;'>251</td>
<td style='border: 1px solid black;'>255</td>
</tr>
<tr>
<td style='border: 1px solid black;'>9</td>
<td style='border: 1px solid black;'>509</td>
<td style='border: 1px solid black;'>511</td>
</tr>
</table>

== Результаты ==

[[Изображение:2n-1_area.jpg]]
[[Изображение:2n-1_power.jpg]]
[[Изображение:2n-1_timing.jpg]]

[[Категория:Результаты]]

Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.

2013-02-25T14:17:25Z

Konstantin:

На основе [http://vscripts.ru/w/%D0%A1%D1%80%D0%B0%D0%B2%D0%BD%D0%B5%D0%BD%D0%B8%D0%B5_%D1%80%D0%B0%D0%B7%D0%BD%D1%8B%D1%85_%D0%BC%D0%B5%D1%82%D0%BE%D0%B4%D0%BE%D0%B2_%D1%83%D0%BC%D0%BD%D0%BE%D0%B6%D0%B5%D0%BD%D0%B8%D1%8F_%D0%BF%D0%BE_%D0%BC%D0%BE%D0%B4%D1%83%D0%BB%D1%8E прошлого исследования] было добавлено сравнение результатов с умножителем по модулю вида 2n-1.
Сравнение производилось для модулей с разрядностью от 2 до 9 бит.
Запуск производился на Synopsys Design Compiler.

== Генератор Verilog-модулей ==
<pre>
for { set n 2} {$n < 11} {incr n} {

set q [expr round(pow(2,$n)-1)]
set b [expr $n-1]

set file1 "mod_multiplier_$q.v"
set out1 [open $file1 "w"]
puts $out1 "module mod_multiplier_$q (a,b,out);
output wire \[$b:0\] out;
input wire \[$b:0\] a,b;"

for {set pt 0} {$pt < $n} {incr pt} {
puts $out1 "wire \[$b:0\] p_out$pt;"
}
for {set r 0} {$r < $b} {incr r} {
puts $out1 "reg \[$n:0\] res$r;"
}
for {set i 0} {$i < $n} {incr i} {
puts $out1 "
"
for {set j 0} {$j < $n} {incr j} {
set k [expr ($j -$i + $n)%$n]
puts $out1 "assign p_out$i\[$j\] = a\[$k\] && b\[$i\];"
}
}
puts $out1 "
always @ (*)
begin"
for {set i 0} {$i < $n} {incr i} {
set arr($i) "p_out$i"
}
set arr_count $n
set z 0

while {1} {
set arr_count1 0
for {set i 0} {$i< [expr $arr_count-1]} {incr i 2} {
set p_internal "res$z"
set tmp1 [expr $i+1]
puts $out1 " $p_internal=$arr($i)+$arr($tmp1);"
set RES "res$z\[$n\]"
puts $out1 " if($RES==1)
begin
res$z\[$n\]=0;
res$z=res$z+1;
end"
set arr1($arr_count1) $p_internal
incr arr_count1
incr z
}
set copy [expr $arr_count%2]
if {$copy == 1} {
set count2 [expr $arr_count-1]
set arr1($arr_count1) $arr($count2)
incr arr_count1
}
if {$arr_count1 <= 1} {
break;
}
# copy
for {set i 0} {$i < $arr_count1} {incr i} {
set arr($i) $arr1($i)
set arr_count $arr_count1
}
}
set z [expr $z-1]
puts $out1 "if(res$z==$q)
res$z=res$z+1;"
puts $out1 "end
assign out = res$z\[$b:0\];
endmodule
"
puts $out1 "module atest_bench();
reg \[$b:0\] inp1,inp2;
wire \[$b:0\] out;"
puts $out1 " integer fori,forj,i,l;
reg dummy;

mod_multiplier_$q m1(inp1,inp2,out);
"
puts $out1 "initial
begin
begin
for (fori=1; fori < $q; fori = fori + 1)
for (forj=1; forj < $q; forj = forj+1)
begin
inp1=fori;
inp2=forj;"
puts $out1 " #1 dummy = 1;
i=(fori * forj)\%$q;
//\$display (\"a=(\%d) b=(\%d) Res=(\%d) expect=(\%d)\",fori,forj,out,i);
l = out;"
puts $out1 " if (l != i)
begin
\$display (\"Error i=(\%d) l=(\%d)\",i,l);
end
#1 dummy = 1;
end
end
end
endmodule"
}
close $out1
</pre>
== Библиотека стандартных ячеек ==
<pre>
NangateOpenCellLibrary_typical_conditional_nldm.lib
</pre>

== Скрипт для запуска ==
<pre>
analyze -f verilog <имя модуля>.v
elaborate <имя модуля>
uniquify
current_design <имя модуля>
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
compile
report_timing -significant_digits 6 > timing_<имя модуля>.rpt
report_area > area_<имя модуля>.rpt
report_power -analysis_effort high > power_<имя модуля>.rpt
remove_design -all
</pre>

== Модули для эксперимента ==
<table style='border: 1px solid black; text-align: center;'>
<tr>
<td style='border: 1px solid black; padding: 2px;'>Битность</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для индексного умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для DS и 2n-1 умножителя</td>
</tr>
<tr>
<td style='border: 1px solid black;'>2</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
</tr>
<tr>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
</tr>
<tr>
<td style='border: 1px solid black;'>4</td>
<td style='border: 1px solid black;'>13</td>
<td style='border: 1px solid black;'>15</td>
</tr>
<tr>
<td style='border: 1px solid black;'>5</td>
<td style='border: 1px solid black;'>31</td>
<td style='border: 1px solid black;'>31</td>
</tr>
<tr>
<td style='border: 1px solid black;'>6</td>
<td style='border: 1px solid black;'>61</td>
<td style='border: 1px solid black;'>63</td>
</tr>
<tr>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
</tr>
<tr>
<td style='border: 1px solid black;'>8</td>
<td style='border: 1px solid black;'>251</td>
<td style='border: 1px solid black;'>255</td>
</tr>
<tr>
<td style='border: 1px solid black;'>9</td>
<td style='border: 1px solid black;'>509</td>
<td style='border: 1px solid black;'>511</td>
</tr>
</table>

== Результаты ==

[[Изображение:2n-1_area.jpg]]
[[Изображение:2n-1_power.jpg]]
[[Изображение:2n-1_timing.jpg]]

[[Категория:Результаты]]

Main

2013-02-25T14:16:50Z

Konstantin: /* Результаты исследований */

= Генераторы Verilog =

== Базовые операции ==

=== Сумматоры ===
# [http://vscripts.ru/2012/generator-sum-2n-1.php Генератор Verilog для сумматора по модулю 2n-1] - реализация на базе двух сумматоров и мультиплексора (вариант Романа).
# [http://vscripts.ru/dima/adder.php Генератор Verilog для сумматора по модулю 2n-1] - полностью комбинационная реализация без мультиплексора (вариант Димы).
# [http://vscripts.ru/dima/all_adders.php?n=31 Генератор Verilog для сумматора по произвольному модулю] - реализация предлагающая оптимальный вариант.

=== Умножители ===
# [http://vscripts.ru/2012/index-modulo-multiplication.php Генератор Verilog для умножения по модулю (метод 1)] - от 3 до 1000 по индексному методу (умножение заменено на сложение).
# [http://vscripts.ru/2012/index-modulo-multiplication-sqr.php Генератор Verilog для умножения по модулю (метод 2)] - от 3 до 1000 по методу разности квадратов (X*Y = (1/4)*(X+Y)2 - (1/4)*(X-Y)2)

=== Прямые и обратные преобразователи ===
# [http://vscripts.ru/2012/forward-converter-2supn-generator.php Генератор Verilog для прямого преобразователя в базиса вида (2n-1, 2n, 2n+1)] - прямой преобразователь из позиционной системы счисления в систему остаточных классов (версия Романа).
# [http://vscripts.ru/dima/fwd_generator.php Генератор Verilog для прямого преобразователя в базиса вида (2n-1, 2n, 2n+1)] - прямой преобразователь из позиционной системы счисления в систему остаточных классов (версия Димы).
# [http://vscripts.ru/2012/reverse-converter-2supn-generator.php Генератор Verilog для обратного преобразователя из базиса вида (2n-1, 2n, 2n+1)] - сверхбыстрый обратный преобразователь в позиционную систему.

=== Другое ===
# [http://vscripts.ru/2012/generator-sum-kwain.php Генератор Verilog для модулярных операций по методу Квайна] - генератор операций сложения и умножения, для малых модулей (от 3 до 15).
# [http://vscripts.ru/2012/generator-sub-sqr.php Генератор Verilog для квадрата разности по модулю p] - состоит из вычитателя и таблицы квадратов (LUT).

== SAD процессоры (поиск различия между двумя картинками) ==
# [http://vscripts.ru/2012/sad_generator.php Генератор Verilog для реализации позиционного SAD процессора] - поиск векторов компенсации движения в стандартном виде.
# [http://vscripts.ru/2012/sad_modular_generator.php Генератор Verilog для реализации модулярного SAD процессора] - поиск векторов компенсации движения в модулярном базисе вида (2n-1, 2n, 2n+1).

== Формулы и математика ==
# [http://vscripts.ru/2012/prime-set-generator.php Генератор простых чисел Прота для реализации операции свёртки] - по методу БПФ в конечном поле.
# [http://vscripts.ru/2012/basis-15x16x17-simple.php Формула для обратного преобразователя для базиса вида (2n-1, 2n, 2n+1)] - обратный преобразователь для спец. системы модулей из системы остаточных классов в позиционный код.
# [http://vscripts.ru/2012/basis-15x16x17.php Проверка формул обратного преобразователя для базиса вида (2n-1, 2n, 2n+1)] - обратный преобразователь для спец. системы модулей из системы остаточных классов в позиционный код.
# [http://vscripts.ru/2012/sad-modular-basis-calculator.php Генератор базисов для SAD процессоров разной размерности] - базисы специального вида и обычного.

== Временные и тестовые скрипты ==
# [http://vscripts.ru/2012/prime.php Список случайных простых чисел] - для теста от 900 до 20000
# [http://vscripts.ru/2012/multable.php Таблица умножения по модулю] - от 3 до 100

== Справочные материалы ==
* [[Система остаточных классов]] - определение
* [[Алгоритм Espresso]] - эффективный алгоритм для мнимизации булевых функций
* [[Введение в АЦП]] - описание видов аналого-цифровых преобразователей (двоичных и модулярных)
* [[Полезная литература]]

== Результаты исследований ==
# 2013.02 - [[Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.]]
# 2013.02 - [[Результат сравнения модулярных сумматоров в стандартном исполнении и по методу Espresso]]
# 2013.01 - [[Результат сравнения модулярных сумматоров в стандартном исполнении и по методу Квайна]]
# 2012.12 - [[Результат сравнения SAD-процессоров модулярный vs позиционный (промежуточный отчет 12.2012)]]
# 2012.12 - [[Исследование позиционного умножения на нашей библиотеке]]
# 2012.12 - [[Сравнение разных методов умножения по модулю]] - сравнение позиционного, [http://vscripts.ru/2012/index-modulo-multiplication.php индексного умножителя] и [http://vscripts.ru/2012/index-modulo-multiplication-sqr.php умножителя по методу разности квадратов]
# 2012.12 - [[Сравнение разных методов сложения по модулю 2^n-1]] (модуль вида 2n-1) - сравнение позиционного сумматора и двух вариантов реализации сумматора по модулю 2n-1 ([http://vscripts.ru/2012/generator-sum-2n-1.php Генератор 1], [http://vscripts.ru/dima/adder.php Генератор 2]).

Main

2013-02-25T14:16:11Z

Konstantin: /* Результаты исследований */

= Генераторы Verilog =

== Базовые операции ==

=== Сумматоры ===
# [http://vscripts.ru/2012/generator-sum-2n-1.php Генератор Verilog для сумматора по модулю 2n-1] - реализация на базе двух сумматоров и мультиплексора (вариант Романа).
# [http://vscripts.ru/dima/adder.php Генератор Verilog для сумматора по модулю 2n-1] - полностью комбинационная реализация без мультиплексора (вариант Димы).
# [http://vscripts.ru/dima/all_adders.php?n=31 Генератор Verilog для сумматора по произвольному модулю] - реализация предлагающая оптимальный вариант.

=== Умножители ===
# [http://vscripts.ru/2012/index-modulo-multiplication.php Генератор Verilog для умножения по модулю (метод 1)] - от 3 до 1000 по индексному методу (умножение заменено на сложение).
# [http://vscripts.ru/2012/index-modulo-multiplication-sqr.php Генератор Verilog для умножения по модулю (метод 2)] - от 3 до 1000 по методу разности квадратов (X*Y = (1/4)*(X+Y)2 - (1/4)*(X-Y)2)

=== Прямые и обратные преобразователи ===
# [http://vscripts.ru/2012/forward-converter-2supn-generator.php Генератор Verilog для прямого преобразователя в базиса вида (2n-1, 2n, 2n+1)] - прямой преобразователь из позиционной системы счисления в систему остаточных классов (версия Романа).
# [http://vscripts.ru/dima/fwd_generator.php Генератор Verilog для прямого преобразователя в базиса вида (2n-1, 2n, 2n+1)] - прямой преобразователь из позиционной системы счисления в систему остаточных классов (версия Димы).
# [http://vscripts.ru/2012/reverse-converter-2supn-generator.php Генератор Verilog для обратного преобразователя из базиса вида (2n-1, 2n, 2n+1)] - сверхбыстрый обратный преобразователь в позиционную систему.

=== Другое ===
# [http://vscripts.ru/2012/generator-sum-kwain.php Генератор Verilog для модулярных операций по методу Квайна] - генератор операций сложения и умножения, для малых модулей (от 3 до 15).
# [http://vscripts.ru/2012/generator-sub-sqr.php Генератор Verilog для квадрата разности по модулю p] - состоит из вычитателя и таблицы квадратов (LUT).

== SAD процессоры (поиск различия между двумя картинками) ==
# [http://vscripts.ru/2012/sad_generator.php Генератор Verilog для реализации позиционного SAD процессора] - поиск векторов компенсации движения в стандартном виде.
# [http://vscripts.ru/2012/sad_modular_generator.php Генератор Verilog для реализации модулярного SAD процессора] - поиск векторов компенсации движения в модулярном базисе вида (2n-1, 2n, 2n+1).

== Формулы и математика ==
# [http://vscripts.ru/2012/prime-set-generator.php Генератор простых чисел Прота для реализации операции свёртки] - по методу БПФ в конечном поле.
# [http://vscripts.ru/2012/basis-15x16x17-simple.php Формула для обратного преобразователя для базиса вида (2n-1, 2n, 2n+1)] - обратный преобразователь для спец. системы модулей из системы остаточных классов в позиционный код.
# [http://vscripts.ru/2012/basis-15x16x17.php Проверка формул обратного преобразователя для базиса вида (2n-1, 2n, 2n+1)] - обратный преобразователь для спец. системы модулей из системы остаточных классов в позиционный код.
# [http://vscripts.ru/2012/sad-modular-basis-calculator.php Генератор базисов для SAD процессоров разной размерности] - базисы специального вида и обычного.

== Временные и тестовые скрипты ==
# [http://vscripts.ru/2012/prime.php Список случайных простых чисел] - для теста от 900 до 20000
# [http://vscripts.ru/2012/multable.php Таблица умножения по модулю] - от 3 до 100

== Справочные материалы ==
* [[Система остаточных классов]] - определение
* [[Алгоритм Espresso]] - эффективный алгоритм для мнимизации булевых функций
* [[Введение в АЦП]] - описание видов аналого-цифровых преобразователей (двоичных и модулярных)
* [[Полезная литература]]

== Результаты исследований ==
# 2013.02 - [[Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный]]
# 2013.02 - [[Результат сравнения модулярных сумматоров в стандартном исполнении и по методу Espresso]]
# 2013.01 - [[Результат сравнения модулярных сумматоров в стандартном исполнении и по методу Квайна]]
# 2012.12 - [[Результат сравнения SAD-процессоров модулярный vs позиционный (промежуточный отчет 12.2012)]]
# 2012.12 - [[Исследование позиционного умножения на нашей библиотеке]]
# 2012.12 - [[Сравнение разных методов умножения по модулю]] - сравнение позиционного, [http://vscripts.ru/2012/index-modulo-multiplication.php индексного умножителя] и [http://vscripts.ru/2012/index-modulo-multiplication-sqr.php умножителя по методу разности квадратов]
# 2012.12 - [[Сравнение разных методов сложения по модулю 2^n-1]] (модуль вида 2n-1) - сравнение позиционного сумматора и двух вариантов реализации сумматора по модулю 2n-1 ([http://vscripts.ru/2012/generator-sum-2n-1.php Генератор 1], [http://vscripts.ru/dima/adder.php Генератор 2]).

Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.

2013-02-25T14:14:30Z

Konstantin: /* Модули для эксперимента */

На основе [http://vscripts.ru/w/%D0%A1%D1%80%D0%B0%D0%B2%D0%BD%D0%B5%D0%BD%D0%B8%D0%B5_%D1%80%D0%B0%D0%B7%D0%BD%D1%8B%D1%85_%D0%BC%D0%B5%D1%82%D0%BE%D0%B4%D0%BE%D0%B2_%D1%83%D0%BC%D0%BD%D0%BE%D0%B6%D0%B5%D0%BD%D0%B8%D1%8F_%D0%BF%D0%BE_%D0%BC%D0%BE%D0%B4%D1%83%D0%BB%D1%8E прошлого исследования] было добавлено сравнение результатов с умножителем по модулю вида 2n-1.
Сравнение производилось для модулей с разрядностью от 2 до 10 бит.
Запуск производился на Synopsys Design Compiler.

== Генератор Verilog-модулей ==
<pre>
for { set n 2} {$n < 11} {incr n} {

set q [expr round(pow(2,$n)-1)]
set b [expr $n-1]

set file1 "mod_multiplier_$q.v"
set out1 [open $file1 "w"]
puts $out1 "module mod_multiplier_$q (a,b,out);
output wire \[$b:0\] out;
input wire \[$b:0\] a,b;"

for {set pt 0} {$pt < $n} {incr pt} {
puts $out1 "wire \[$b:0\] p_out$pt;"
}
for {set r 0} {$r < $b} {incr r} {
puts $out1 "reg \[$n:0\] res$r;"
}
for {set i 0} {$i < $n} {incr i} {
puts $out1 "
"
for {set j 0} {$j < $n} {incr j} {
set k [expr ($j -$i + $n)%$n]
puts $out1 "assign p_out$i\[$j\] = a\[$k\] && b\[$i\];"
}
}
puts $out1 "
always @ (*)
begin"
for {set i 0} {$i < $n} {incr i} {
set arr($i) "p_out$i"
}
set arr_count $n
set z 0

while {1} {
set arr_count1 0
for {set i 0} {$i< [expr $arr_count-1]} {incr i 2} {
set p_internal "res$z"
set tmp1 [expr $i+1]
puts $out1 " $p_internal=$arr($i)+$arr($tmp1);"
set RES "res$z\[$n\]"
puts $out1 " if($RES==1)
begin
res$z\[$n\]=0;
res$z=res$z+1;
end"
set arr1($arr_count1) $p_internal
incr arr_count1
incr z
}
set copy [expr $arr_count%2]
if {$copy == 1} {
set count2 [expr $arr_count-1]
set arr1($arr_count1) $arr($count2)
incr arr_count1
}
if {$arr_count1 <= 1} {
break;
}
# copy
for {set i 0} {$i < $arr_count1} {incr i} {
set arr($i) $arr1($i)
set arr_count $arr_count1
}
}
set z [expr $z-1]
puts $out1 "if(res$z==$q)
res$z=res$z+1;"
puts $out1 "end
assign out = res$z\[$b:0\];
endmodule
"
puts $out1 "module atest_bench();
reg \[$b:0\] inp1,inp2;
wire \[$b:0\] out;"
puts $out1 " integer fori,forj,i,l;
reg dummy;

mod_multiplier_$q m1(inp1,inp2,out);
"
puts $out1 "initial
begin
begin
for (fori=1; fori < $q; fori = fori + 1)
for (forj=1; forj < $q; forj = forj+1)
begin
inp1=fori;
inp2=forj;"
puts $out1 " #1 dummy = 1;
i=(fori * forj)\%$q;
//\$display (\"a=(\%d) b=(\%d) Res=(\%d) expect=(\%d)\",fori,forj,out,i);
l = out;"
puts $out1 " if (l != i)
begin
\$display (\"Error i=(\%d) l=(\%d)\",i,l);
end
#1 dummy = 1;
end
end
end
endmodule"
}
close $out1
</pre>
== Библиотека стандартных ячеек ==
<pre>
NangateOpenCellLibrary_typical_conditional_nldm.lib
</pre>

== Скрипт для запуска ==
<pre>
analyze -f verilog <имя модуля>.v
elaborate <имя модуля>
uniquify
current_design <имя модуля>
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
compile
report_timing -significant_digits 6 > timing_<имя модуля>.rpt
report_area > area_<имя модуля>.rpt
report_power -analysis_effort high > power_<имя модуля>.rpt
remove_design -all
</pre>

== Модули для эксперимента ==
<table style='border: 1px solid black; text-align: center;'>
<tr>
<td style='border: 1px solid black; padding: 2px;'>Битность</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для индексного умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для DS и 2n-1 умножителя</td>
</tr>
<tr>
<td style='border: 1px solid black;'>2</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
</tr>
<tr>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
</tr>
<tr>
<td style='border: 1px solid black;'>4</td>
<td style='border: 1px solid black;'>13</td>
<td style='border: 1px solid black;'>15</td>
</tr>
<tr>
<td style='border: 1px solid black;'>5</td>
<td style='border: 1px solid black;'>31</td>
<td style='border: 1px solid black;'>31</td>
</tr>
<tr>
<td style='border: 1px solid black;'>6</td>
<td style='border: 1px solid black;'>61</td>
<td style='border: 1px solid black;'>63</td>
</tr>
<tr>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
</tr>
<tr>
<td style='border: 1px solid black;'>8</td>
<td style='border: 1px solid black;'>251</td>
<td style='border: 1px solid black;'>255</td>
</tr>
<tr>
<td style='border: 1px solid black;'>9</td>
<td style='border: 1px solid black;'>509</td>
<td style='border: 1px solid black;'>511</td>
</tr>
</table>

== Результаты ==

[[Изображение:2n-1_area.jpg]]
[[Изображение:2n-1_power.jpg]]
[[Изображение:2n-1_timing.jpg]]

[[Категория:Результаты]]

Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.

2013-02-25T14:14:07Z

Konstantin: /* Модули для эксперимента */

На основе [http://vscripts.ru/w/%D0%A1%D1%80%D0%B0%D0%B2%D0%BD%D0%B5%D0%BD%D0%B8%D0%B5_%D1%80%D0%B0%D0%B7%D0%BD%D1%8B%D1%85_%D0%BC%D0%B5%D1%82%D0%BE%D0%B4%D0%BE%D0%B2_%D1%83%D0%BC%D0%BD%D0%BE%D0%B6%D0%B5%D0%BD%D0%B8%D1%8F_%D0%BF%D0%BE_%D0%BC%D0%BE%D0%B4%D1%83%D0%BB%D1%8E прошлого исследования] было добавлено сравнение результатов с умножителем по модулю вида 2n-1.
Сравнение производилось для модулей с разрядностью от 2 до 10 бит.
Запуск производился на Synopsys Design Compiler.

== Генератор Verilog-модулей ==
<pre>
for { set n 2} {$n < 11} {incr n} {

set q [expr round(pow(2,$n)-1)]
set b [expr $n-1]

set file1 "mod_multiplier_$q.v"
set out1 [open $file1 "w"]
puts $out1 "module mod_multiplier_$q (a,b,out);
output wire \[$b:0\] out;
input wire \[$b:0\] a,b;"

for {set pt 0} {$pt < $n} {incr pt} {
puts $out1 "wire \[$b:0\] p_out$pt;"
}
for {set r 0} {$r < $b} {incr r} {
puts $out1 "reg \[$n:0\] res$r;"
}
for {set i 0} {$i < $n} {incr i} {
puts $out1 "
"
for {set j 0} {$j < $n} {incr j} {
set k [expr ($j -$i + $n)%$n]
puts $out1 "assign p_out$i\[$j\] = a\[$k\] && b\[$i\];"
}
}
puts $out1 "
always @ (*)
begin"
for {set i 0} {$i < $n} {incr i} {
set arr($i) "p_out$i"
}
set arr_count $n
set z 0

while {1} {
set arr_count1 0
for {set i 0} {$i< [expr $arr_count-1]} {incr i 2} {
set p_internal "res$z"
set tmp1 [expr $i+1]
puts $out1 " $p_internal=$arr($i)+$arr($tmp1);"
set RES "res$z\[$n\]"
puts $out1 " if($RES==1)
begin
res$z\[$n\]=0;
res$z=res$z+1;
end"
set arr1($arr_count1) $p_internal
incr arr_count1
incr z
}
set copy [expr $arr_count%2]
if {$copy == 1} {
set count2 [expr $arr_count-1]
set arr1($arr_count1) $arr($count2)
incr arr_count1
}
if {$arr_count1 <= 1} {
break;
}
# copy
for {set i 0} {$i < $arr_count1} {incr i} {
set arr($i) $arr1($i)
set arr_count $arr_count1
}
}
set z [expr $z-1]
puts $out1 "if(res$z==$q)
res$z=res$z+1;"
puts $out1 "end
assign out = res$z\[$b:0\];
endmodule
"
puts $out1 "module atest_bench();
reg \[$b:0\] inp1,inp2;
wire \[$b:0\] out;"
puts $out1 " integer fori,forj,i,l;
reg dummy;

mod_multiplier_$q m1(inp1,inp2,out);
"
puts $out1 "initial
begin
begin
for (fori=1; fori < $q; fori = fori + 1)
for (forj=1; forj < $q; forj = forj+1)
begin
inp1=fori;
inp2=forj;"
puts $out1 " #1 dummy = 1;
i=(fori * forj)\%$q;
//\$display (\"a=(\%d) b=(\%d) Res=(\%d) expect=(\%d)\",fori,forj,out,i);
l = out;"
puts $out1 " if (l != i)
begin
\$display (\"Error i=(\%d) l=(\%d)\",i,l);
end
#1 dummy = 1;
end
end
end
endmodule"
}
close $out1
</pre>
== Библиотека стандартных ячеек ==
<pre>
NangateOpenCellLibrary_typical_conditional_nldm.lib
</pre>

== Скрипт для запуска ==
<pre>
analyze -f verilog <имя модуля>.v
elaborate <имя модуля>
uniquify
current_design <имя модуля>
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
compile
report_timing -significant_digits 6 > timing_<имя модуля>.rpt
report_area > area_<имя модуля>.rpt
report_power -analysis_effort high > power_<имя модуля>.rpt
remove_design -all
</pre>

== Модули для эксперимента ==
<table style='border: 1px solid black; text-align: center;'>
<tr>
<td style='border: 1px solid black; padding: 2px;'>Битность</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для индексного умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для DS и 2n-1 умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для 2n-1 умножителя</td>
</tr>
<tr>
<td style='border: 1px solid black;'>2</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
</tr>
<tr>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
</tr>
<tr>
<td style='border: 1px solid black;'>4</td>
<td style='border: 1px solid black;'>13</td>
<td style='border: 1px solid black;'>15</td>
<td style='border: 1px solid black;'>15</td>
</tr>
<tr>
<td style='border: 1px solid black;'>5</td>
<td style='border: 1px solid black;'>31</td>
<td style='border: 1px solid black;'>31</td>
<td style='border: 1px solid black;'>31</td>
</tr>
<tr>
<td style='border: 1px solid black;'>6</td>
<td style='border: 1px solid black;'>61</td>
<td style='border: 1px solid black;'>63</td>
<td style='border: 1px solid black;'>63</td>
</tr>
<tr>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
</tr>
<tr>
<td style='border: 1px solid black;'>8</td>
<td style='border: 1px solid black;'>251</td>
<td style='border: 1px solid black;'>255</td>
<td style='border: 1px solid black;'>255</td>
</tr>
<tr>
<td style='border: 1px solid black;'>9</td>
<td style='border: 1px solid black;'>509</td>
<td style='border: 1px solid black;'>511</td>
<td style='border: 1px solid black;'>511</td>
</tr>
</table>

== Результаты ==

[[Изображение:2n-1_area.jpg]]
[[Изображение:2n-1_power.jpg]]
[[Изображение:2n-1_timing.jpg]]

[[Категория:Результаты]]

Сравнение разных методов умножения по модулю - 2^n-1,индексный,по методу разности квадратов и позиционный.

2013-02-25T14:13:08Z

Konstantin: Новая страница: «На основе [http://vscripts.ru/w/%D0%A1%D1%80%D0%B0%D0%B2%D0%BD%D0%B5%D0%BD%D0%B8%D0%B5_%D1%80%D0%B0%D0%B7%D0%BD%D1%8B%D1%85_%D0%BC%D0%B5%D1%82%D0%BE%D0%B4…»

На основе [http://vscripts.ru/w/%D0%A1%D1%80%D0%B0%D0%B2%D0%BD%D0%B5%D0%BD%D0%B8%D0%B5_%D1%80%D0%B0%D0%B7%D0%BD%D1%8B%D1%85_%D0%BC%D0%B5%D1%82%D0%BE%D0%B4%D0%BE%D0%B2_%D1%83%D0%BC%D0%BD%D0%BE%D0%B6%D0%B5%D0%BD%D0%B8%D1%8F_%D0%BF%D0%BE_%D0%BC%D0%BE%D0%B4%D1%83%D0%BB%D1%8E прошлого исследования] было добавлено сравнение результатов с умножителем по модулю вида 2n-1.
Сравнение производилось для модулей с разрядностью от 2 до 10 бит.
Запуск производился на Synopsys Design Compiler.

== Генератор Verilog-модулей ==
<pre>
for { set n 2} {$n < 11} {incr n} {

set q [expr round(pow(2,$n)-1)]
set b [expr $n-1]

set file1 "mod_multiplier_$q.v"
set out1 [open $file1 "w"]
puts $out1 "module mod_multiplier_$q (a,b,out);
output wire \[$b:0\] out;
input wire \[$b:0\] a,b;"

for {set pt 0} {$pt < $n} {incr pt} {
puts $out1 "wire \[$b:0\] p_out$pt;"
}
for {set r 0} {$r < $b} {incr r} {
puts $out1 "reg \[$n:0\] res$r;"
}
for {set i 0} {$i < $n} {incr i} {
puts $out1 "
"
for {set j 0} {$j < $n} {incr j} {
set k [expr ($j -$i + $n)%$n]
puts $out1 "assign p_out$i\[$j\] = a\[$k\] && b\[$i\];"
}
}
puts $out1 "
always @ (*)
begin"
for {set i 0} {$i < $n} {incr i} {
set arr($i) "p_out$i"
}
set arr_count $n
set z 0

while {1} {
set arr_count1 0
for {set i 0} {$i< [expr $arr_count-1]} {incr i 2} {
set p_internal "res$z"
set tmp1 [expr $i+1]
puts $out1 " $p_internal=$arr($i)+$arr($tmp1);"
set RES "res$z\[$n\]"
puts $out1 " if($RES==1)
begin
res$z\[$n\]=0;
res$z=res$z+1;
end"
set arr1($arr_count1) $p_internal
incr arr_count1
incr z
}
set copy [expr $arr_count%2]
if {$copy == 1} {
set count2 [expr $arr_count-1]
set arr1($arr_count1) $arr($count2)
incr arr_count1
}
if {$arr_count1 <= 1} {
break;
}
# copy
for {set i 0} {$i < $arr_count1} {incr i} {
set arr($i) $arr1($i)
set arr_count $arr_count1
}
}
set z [expr $z-1]
puts $out1 "if(res$z==$q)
res$z=res$z+1;"
puts $out1 "end
assign out = res$z\[$b:0\];
endmodule
"
puts $out1 "module atest_bench();
reg \[$b:0\] inp1,inp2;
wire \[$b:0\] out;"
puts $out1 " integer fori,forj,i,l;
reg dummy;

mod_multiplier_$q m1(inp1,inp2,out);
"
puts $out1 "initial
begin
begin
for (fori=1; fori < $q; fori = fori + 1)
for (forj=1; forj < $q; forj = forj+1)
begin
inp1=fori;
inp2=forj;"
puts $out1 " #1 dummy = 1;
i=(fori * forj)\%$q;
//\$display (\"a=(\%d) b=(\%d) Res=(\%d) expect=(\%d)\",fori,forj,out,i);
l = out;"
puts $out1 " if (l != i)
begin
\$display (\"Error i=(\%d) l=(\%d)\",i,l);
end
#1 dummy = 1;
end
end
end
endmodule"
}
close $out1
</pre>
== Библиотека стандартных ячеек ==
<pre>
NangateOpenCellLibrary_typical_conditional_nldm.lib
</pre>

== Скрипт для запуска ==
<pre>
analyze -f verilog <имя модуля>.v
elaborate <имя модуля>
uniquify
current_design <имя модуля>
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
compile
report_timing -significant_digits 6 > timing_<имя модуля>.rpt
report_area > area_<имя модуля>.rpt
report_power -analysis_effort high > power_<имя модуля>.rpt
remove_design -all
</pre>

== Модули для эксперимента ==
<table style='border: 1px solid black; text-align: center;'>
<tr>
<td style='border: 1px solid black; padding: 2px;'>Битность</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для индексного умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для DS умножителя</td>
<td style='border: 1px solid black; padding: 2px;'>Модуль для 2n-1 умножителя</td>
</tr>
<tr>
<td style='border: 1px solid black;'>2</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>3</td>
</tr>
<tr>
<td style='border: 1px solid black;'>3</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>7</td>
</tr>
<tr>
<td style='border: 1px solid black;'>4</td>
<td style='border: 1px solid black;'>13</td>
<td style='border: 1px solid black;'>15</td>
<td style='border: 1px solid black;'>15</td>
</tr>
<tr>
<td style='border: 1px solid black;'>5</td>
<td style='border: 1px solid black;'>31</td>
<td style='border: 1px solid black;'>31</td>
</tr>
<tr>
<td style='border: 1px solid black;'>6</td>
<td style='border: 1px solid black;'>61</td>
<td style='border: 1px solid black;'>63</td>
<td style='border: 1px solid black;'>63</td>
</tr>
<tr>
<td style='border: 1px solid black;'>7</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
<td style='border: 1px solid black;'>127</td>
</tr>
<tr>
<td style='border: 1px solid black;'>8</td>
<td style='border: 1px solid black;'>251</td>
<td style='border: 1px solid black;'>255</td>
<td style='border: 1px solid black;'>255</td>
</tr>
<tr>
<td style='border: 1px solid black;'>9</td>
<td style='border: 1px solid black;'>509</td>
<td style='border: 1px solid black;'>511</td>
<td style='border: 1px solid black;'>511</td>
</tr>
</table>

== Результаты ==

[[Изображение:2n-1_area.jpg]]
[[Изображение:2n-1_power.jpg]]
[[Изображение:2n-1_timing.jpg]]

[[Категория:Результаты]]

Файл:2n-1 timing.jpg

2013-02-25T14:13:02Z

Konstantin:

Файл:2n-1 power.jpg

2013-02-25T14:12:51Z

Konstantin:

Файл:2n-1 area.jpg

2013-02-25T14:12:42Z

Konstantin:

Введение в АЦП

2013-02-24T15:30:08Z

Konstantin: /* АЦП последовательного приближения (Successive Approximation ADC, SAR ADC) */

АЦП - аналого-цифровой преобразователь(Analog to Digital, ADC), устройство, которое преобразует входной аналоговый сигнал в выходной цифровой сигнал представленный, преимущественно, в двоичном коде. Входным сигналом может быть практически любая физическая величина, но для определённости условимся, что входным сигналом является напряжение. Основными параметрами АЦП является разрядность выходного сигнала и скорость преобразования.

В данной статье будут кратко рассмотрены основные виды АЦП, представляющие информацию в двоичном коде. И более подробно АЦП, которые представляют информацию в системе остаточных классов.

= Виды АЦП =
== Параллельный АЦП (Flash or parallel ADC) ==

Параллельные АЦП имеют разрядность 6-8 бит при скорости до 1 GSPS (giga samples per seconds). Архитектура данного вида АЦП представленная на рисунке.

Принципе работы относительно прост. На каждый компаратор подаётся входной аналоговый сигнал и доля опорного напряжения. Сравнивая их друг с другом каждый отдельно взятый компаратор вырабатывает логическую 1 или 0 на своём выходе, которые поступают в приоритетный шифратор (priority encoder).

* Достоинства:
** Простая архитектура и принцип работы.
** Высокая скорость работы.
* Недостатки:
** Маленькая разрядность. При повышении разрядности потребляемая мощность и площадь на кристалле растут слишком быстро.

[[Изображение:flash_ADC.jpg]]

=== Интерполяционный АЦП (Interpolating Flash ADC) ===

Является логическим развитием параллельного АЦП и призван упростить аппаратное усложнение при повышении разрядности,а значит повысить общую эффективность преобразования. Основная идея состоит в использовании предусилителей в качестве линейных усилителей. На рисунке представлен 3-битный интерполяционный АЦП.

*Достоинства:
**Высокое быстродействие.
**Отсутствие необходимости использовать ЦАП.
**Меньшая входная ёмкость.
*Недостатки:
**Маленькое разрешение.
**Энергопотребление экспоненциально растёт с ростом разрешения.

[[Изображение:Interpolating_flash_ADC.jpg]]

=== Двухступенчатый АЦП (Two-stage flash ADC) ===

Ещё одно развитие параллельного АЦП. Наиболее популярная архитектура, обеспечивающая высокую скорость преобразования и среднее разрешение.
На первом шаге аналоговый сигнал подаётся на n-разрядный АЦП, который делает грубое преобразование и вырабатывает n старших битов кода(MSB - Most Significant Bit). Эта же информация попадает в ЦАП и преобразуется обратно в аналоговый вид, который затем вычитается из первоначального сигнала. Остаток преобразуется АЦП разрядности m и вырабатывается m младших битов (LSB, Lowest Significant Bit). В итоге получается цифровой сигнал разрядности P = n+m.

* Достоинства:
** Уменьшение аппаратных затрат (30 компараторов в двухступенчатом АЦП против 255 в обычном для получения 8-разрядных чисел).
** Уменьшение потребления и входной ёмкости.
* Недостатки:
** Более высокая задержка в сравнении с обычным параллельным АЦП.
** Необходимость применения ЦАП большей разрядности чем P.

[[Изображение:two-stage_flash_ADC.jpg]]

=== Конвейерный АЦП (Pepilined ADC) ===

Ещё один вид архитектуры получается из развития двухступенчатого варианта АЦП - конвейерный. На каждой стадии используются одноразрядные преобразователи. В итоге получается количество бит в точности равное количеству шагов. Для организации конвейера необходимо использовать устройство [http://en.wikipedia.org/wiki/Sample_and_hold выборки/хранения](S/H).

*Достоинства:
**Меньшая аппаратная сложность.
**Высокая пропускная способность.
*Недостатки:
**Необходимость калибровки.
**Необходимость использования устройства выборки/хранения.

[[Изображение:pipelined ADC.jpg]]

=== АЦП с временным уплотнением (Time-Interleaved ADC) ===

В данной архитектуре используется временное распараллеливание вычислений. На рисунке представлен пример реализации 3-канального АЦП.Тактовый сигнал O0 в 3 раза быстрее чем O1,O2,O3.Первый канал обрабатывает текущие входные данные, в то время как 2 и 3 обрабатывают данные с предыдущих циклов. В данной схеме задержка определяется только самым первым тактовым сигналом, поэтому теоретически можно увеличивать скорость работы и точность при наращивании числа каналов и сохраняя линейный рост энергопотребления и занимаемой площади на кристалле. Однако, это сложно реализовать из-за наличия шумов в тактовых сигналов.

[[Изображение:Time-interleaved_ADC.jpg]]

=== АЦП последовательного счёта (Folding ADC) ===

Одним из способов уменьшить количество предусилителей и сложность декодера это применение накопления.Иногда для упрощение общей архитектуры накопление используется совместно с интерполяцией.

*Достоинства:
**Достаточно высокое быстродействие.
**Отсутствие необходимости в ЦАП.
**Уменьшение энергопотребления, площади и входной ёмкости.
*Недостатки:
**Ограниченное разрешение.

[[Изображение:Folding ADC.jpg]]

== АЦП последовательного приближения (Successive Approximation ADC, SAR ADC) ==

АЦП последовательного приближения реализует [http://www.goldenmuseum.com/2015AMT_rus.html алгоритм «взвешивания»], восходящий еще к Фибоначчи.
Он измеряет величину входного сигнала, осуществляя ряд последовательных «взвешиваний», то есть сравнений величины входного напряжения с рядом величин, генерируемых следующим образом:

1.На выходе ЦАП устанавливается половина опорного напряжения.

2.Если сигнал больше этой величины, то он сравнивается с напряжением, лежащим посередине оставшегося интервала, т.е., в данном случае, 3/4 опорного. Если сигнал меньше установленного уровня, то следующее сравнение будет производиться с меньшей половиной оставшегося интервала (т.е. с уровнем 1/4 опорного).

3.Шаг 2 повторяется N раз. Число шагов равно числу бит в результате.

*Достоинства:
**Высокое разрешение.
**Маленькая входная ёмкость.
**Аппаратная простота и маленькое энергопотребление.
*Недостатки:
**Маленькая скорость по сравнению с параллельным АЦП.
**Необходимость в ЦАП.

[[Изображение:Successive_approximation_ADC.jpg]]

Введение в АЦП

2013-02-24T15:27:59Z

Konstantin: /* АЦП последовательного приближения (Successive Approximation ADC, SAR ADC) */

АЦП - аналого-цифровой преобразователь(Analog to Digital, ADC), устройство, которое преобразует входной аналоговый сигнал в выходной цифровой сигнал представленный, преимущественно, в двоичном коде. Входным сигналом может быть практически любая физическая величина, но для определённости условимся, что входным сигналом является напряжение. Основными параметрами АЦП является разрядность выходного сигнала и скорость преобразования.

В данной статье будут кратко рассмотрены основные виды АЦП, представляющие информацию в двоичном коде. И более подробно АЦП, которые представляют информацию в системе остаточных классов.

= Виды АЦП =
== Параллельный АЦП (Flash or parallel ADC) ==

Параллельные АЦП имеют разрядность 6-8 бит при скорости до 1 GSPS (giga samples per seconds). Архитектура данного вида АЦП представленная на рисунке.

Принципе работы относительно прост. На каждый компаратор подаётся входной аналоговый сигнал и доля опорного напряжения. Сравнивая их друг с другом каждый отдельно взятый компаратор вырабатывает логическую 1 или 0 на своём выходе, которые поступают в приоритетный шифратор (priority encoder).

* Достоинства:
** Простая архитектура и принцип работы.
** Высокая скорость работы.
* Недостатки:
** Маленькая разрядность. При повышении разрядности потребляемая мощность и площадь на кристалле растут слишком быстро.

[[Изображение:flash_ADC.jpg]]

=== Интерполяционный АЦП (Interpolating Flash ADC) ===

Является логическим развитием параллельного АЦП и призван упростить аппаратное усложнение при повышении разрядности,а значит повысить общую эффективность преобразования. Основная идея состоит в использовании предусилителей в качестве линейных усилителей. На рисунке представлен 3-битный интерполяционный АЦП.

*Достоинства:
**Высокое быстродействие.
**Отсутствие необходимости использовать ЦАП.
**Меньшая входная ёмкость.
*Недостатки:
**Маленькое разрешение.
**Энергопотребление экспоненциально растёт с ростом разрешения.

[[Изображение:Interpolating_flash_ADC.jpg]]

=== Двухступенчатый АЦП (Two-stage flash ADC) ===

Ещё одно развитие параллельного АЦП. Наиболее популярная архитектура, обеспечивающая высокую скорость преобразования и среднее разрешение.
На первом шаге аналоговый сигнал подаётся на n-разрядный АЦП, который делает грубое преобразование и вырабатывает n старших битов кода(MSB - Most Significant Bit). Эта же информация попадает в ЦАП и преобразуется обратно в аналоговый вид, который затем вычитается из первоначального сигнала. Остаток преобразуется АЦП разрядности m и вырабатывается m младших битов (LSB, Lowest Significant Bit). В итоге получается цифровой сигнал разрядности P = n+m.

* Достоинства:
** Уменьшение аппаратных затрат (30 компараторов в двухступенчатом АЦП против 255 в обычном для получения 8-разрядных чисел).
** Уменьшение потребления и входной ёмкости.
* Недостатки:
** Более высокая задержка в сравнении с обычным параллельным АЦП.
** Необходимость применения ЦАП большей разрядности чем P.

[[Изображение:two-stage_flash_ADC.jpg]]

=== Конвейерный АЦП (Pepilined ADC) ===

Ещё один вид архитектуры получается из развития двухступенчатого варианта АЦП - конвейерный. На каждой стадии используются одноразрядные преобразователи. В итоге получается количество бит в точности равное количеству шагов. Для организации конвейера необходимо использовать устройство [http://en.wikipedia.org/wiki/Sample_and_hold выборки/хранения](S/H).

*Достоинства:
**Меньшая аппаратная сложность.
**Высокая пропускная способность.
*Недостатки:
**Необходимость калибровки.
**Необходимость использования устройства выборки/хранения.

[[Изображение:pipelined ADC.jpg]]

=== АЦП с временным уплотнением (Time-Interleaved ADC) ===

В данной архитектуре используется временное распараллеливание вычислений. На рисунке представлен пример реализации 3-канального АЦП.Тактовый сигнал O0 в 3 раза быстрее чем O1,O2,O3.Первый канал обрабатывает текущие входные данные, в то время как 2 и 3 обрабатывают данные с предыдущих циклов. В данной схеме задержка определяется только самым первым тактовым сигналом, поэтому теоретически можно увеличивать скорость работы и точность при наращивании числа каналов и сохраняя линейный рост энергопотребления и занимаемой площади на кристалле. Однако, это сложно реализовать из-за наличия шумов в тактовых сигналов.

[[Изображение:Time-interleaved_ADC.jpg]]

=== АЦП последовательного счёта (Folding ADC) ===

Одним из способов уменьшить количество предусилителей и сложность декодера это применение накопления.Иногда для упрощение общей архитектуры накопление используется совместно с интерполяцией.

*Достоинства:
**Достаточно высокое быстродействие.
**Отсутствие необходимости в ЦАП.
**Уменьшение энергопотребления, площади и входной ёмкости.
*Недостатки:
**Ограниченное разрешение.

[[Изображение:Folding ADC.jpg]]

== АЦП последовательного приближения (Successive Approximation ADC, SAR ADC) ==

АЦП последовательного приближения реализует [http://www.goldenmuseum.com/2015AMT_rus.html алгоритм «взвешивания»], восходящий еще к Фибоначчи.
Он измеряет величину входного сигнала, осуществляя ряд последовательных «взвешиваний», то есть сравнений величины входного напряжения с рядом величин, генерируемых следующим образом:

1. на первом шаге на выходе встроенного цифро-аналогового преобразователя устанавливается величина, равная 1/2Uref (здесь и далее мы предполагаем, что сигнал находится в интервале (0 – Uref).

2. если сигнал больше этой величины, то он сравнивается с напряжением, лежащим посередине оставшегося интервала, т.е., в данном случае, 3/4Uref. Если сигнал меньше установленного уровня, то следующее сравнение будет производиться с меньшей половиной оставшегося интервала (т.е. с уровнем 1/4Uref).

3. Шаг 2 повторяется N раз. Таким образом, N сравнений («взвешиваний») порождает N бит результата

*Достоинства:
**Высокое разрешение.
**Маленькая входная ёмкость.
**Аппаратная простота и маленькое энергопотребление.
*Недостатки:
**Маленькая скорость по сравнению с параллельным АЦП.
**Необходимость в ЦАП.

[[Изображение:Successive_approximation_ADC.jpg]]

Введение в АЦП

2013-02-24T15:23:33Z

Konstantin:

АЦП - аналого-цифровой преобразователь(Analog to Digital, ADC), устройство, которое преобразует входной аналоговый сигнал в выходной цифровой сигнал представленный, преимущественно, в двоичном коде. Входным сигналом может быть практически любая физическая величина, но для определённости условимся, что входным сигналом является напряжение. Основными параметрами АЦП является разрядность выходного сигнала и скорость преобразования.

В данной статье будут кратко рассмотрены основные виды АЦП, представляющие информацию в двоичном коде. И более подробно АЦП, которые представляют информацию в системе остаточных классов.

= Виды АЦП =
== Параллельный АЦП (Flash or parallel ADC) ==

Параллельные АЦП имеют разрядность 6-8 бит при скорости до 1 GSPS (giga samples per seconds). Архитектура данного вида АЦП представленная на рисунке.

Принципе работы относительно прост. На каждый компаратор подаётся входной аналоговый сигнал и доля опорного напряжения. Сравнивая их друг с другом каждый отдельно взятый компаратор вырабатывает логическую 1 или 0 на своём выходе, которые поступают в приоритетный шифратор (priority encoder).

* Достоинства:
** Простая архитектура и принцип работы.
** Высокая скорость работы.
* Недостатки:
** Маленькая разрядность. При повышении разрядности потребляемая мощность и площадь на кристалле растут слишком быстро.

[[Изображение:flash_ADC.jpg]]

=== Интерполяционный АЦП (Interpolating Flash ADC) ===

Является логическим развитием параллельного АЦП и призван упростить аппаратное усложнение при повышении разрядности,а значит повысить общую эффективность преобразования. Основная идея состоит в использовании предусилителей в качестве линейных усилителей. На рисунке представлен 3-битный интерполяционный АЦП.

*Достоинства:
**Высокое быстродействие.
**Отсутствие необходимости использовать ЦАП.
**Меньшая входная ёмкость.
*Недостатки:
**Маленькое разрешение.
**Энергопотребление экспоненциально растёт с ростом разрешения.

[[Изображение:Interpolating_flash_ADC.jpg]]

=== Двухступенчатый АЦП (Two-stage flash ADC) ===

Ещё одно развитие параллельного АЦП. Наиболее популярная архитектура, обеспечивающая высокую скорость преобразования и среднее разрешение.
На первом шаге аналоговый сигнал подаётся на n-разрядный АЦП, который делает грубое преобразование и вырабатывает n старших битов кода(MSB - Most Significant Bit). Эта же информация попадает в ЦАП и преобразуется обратно в аналоговый вид, который затем вычитается из первоначального сигнала. Остаток преобразуется АЦП разрядности m и вырабатывается m младших битов (LSB, Lowest Significant Bit). В итоге получается цифровой сигнал разрядности P = n+m.

* Достоинства:
** Уменьшение аппаратных затрат (30 компараторов в двухступенчатом АЦП против 255 в обычном для получения 8-разрядных чисел).
** Уменьшение потребления и входной ёмкости.
* Недостатки:
** Более высокая задержка в сравнении с обычным параллельным АЦП.
** Необходимость применения ЦАП большей разрядности чем P.

[[Изображение:two-stage_flash_ADC.jpg]]

=== Конвейерный АЦП (Pepilined ADC) ===

Ещё один вид архитектуры получается из развития двухступенчатого варианта АЦП - конвейерный. На каждой стадии используются одноразрядные преобразователи. В итоге получается количество бит в точности равное количеству шагов. Для организации конвейера необходимо использовать устройство [http://en.wikipedia.org/wiki/Sample_and_hold выборки/хранения](S/H).

*Достоинства:
**Меньшая аппаратная сложность.
**Высокая пропускная способность.
*Недостатки:
**Необходимость калибровки.
**Необходимость использования устройства выборки/хранения.

[[Изображение:pipelined ADC.jpg]]

=== АЦП с временным уплотнением (Time-Interleaved ADC) ===

В данной архитектуре используется временное распараллеливание вычислений. На рисунке представлен пример реализации 3-канального АЦП.Тактовый сигнал O0 в 3 раза быстрее чем O1,O2,O3.Первый канал обрабатывает текущие входные данные, в то время как 2 и 3 обрабатывают данные с предыдущих циклов. В данной схеме задержка определяется только самым первым тактовым сигналом, поэтому теоретически можно увеличивать скорость работы и точность при наращивании числа каналов и сохраняя линейный рост энергопотребления и занимаемой площади на кристалле. Однако, это сложно реализовать из-за наличия шумов в тактовых сигналов.

[[Изображение:Time-interleaved_ADC.jpg]]

=== АЦП последовательного счёта (Folding ADC) ===

Одним из способов уменьшить количество предусилителей и сложность декодера это применение накопления.Иногда для упрощение общей архитектуры накопление используется совместно с интерполяцией.

*Достоинства:
**Достаточно высокое быстродействие.
**Отсутствие необходимости в ЦАП.
**Уменьшение энергопотребления, площади и входной ёмкости.
*Недостатки:
**Ограниченное разрешение.

[[Изображение:Folding ADC.jpg]]

== АЦП последовательного приближения (Successive Approximation ADC, SAR ADC) ==

АЦП последовательного приближения реализует [http://www.goldenmuseum.com/2015AMT_rus.html алгоритм «взвешивания»], восходящий еще к Фибоначчи.

*Достоинства:
**Высокое разрешение.
**Маленькая входная ёмкость.
**Аппаратная простота и маленькое энергопотребление.
*Недостатки:
**Маленькая скорость по сравнению с параллельным АЦП.
**Необходимость в ЦАП.

[[Изображение:Successive_approximation_ADC.jpg]]

Файл:Successive approximation ADC.jpg

2013-02-24T15:13:37Z

Konstantin:

Введение в АЦП

2013-02-24T15:08:23Z

Konstantin: /* АЦП последовательного счёта (Folding ADC) */

Введение в АЦП

2013-02-24T14:51:21Z

Konstantin: /* АЦП последовательного счёта (Folding ADC) */

Файл:Folding ADC.jpg

2013-02-24T14:29:57Z

Konstantin:

Введение в АЦП

2013-02-24T14:25:32Z

Konstantin:

Введение в АЦП

2013-02-24T13:51:32Z

Konstantin:

Файл:Time-interleaved ADC.jpg

2013-02-24T13:51:06Z

Konstantin:

Введение в АЦП

2013-02-24T12:58:14Z

Konstantin: /* Конвейерный АЦП (Pepilined ADC) */

Введение в АЦП

2013-02-23T20:28:21Z

Konstantin: /* Конвейерный АЦП (Pepilined ADC) */

Введение в АЦП

2013-02-23T20:27:49Z

Konstantin: /* Конвейерный АЦП (Pepilined ADC) */

Введение в АЦП

2013-02-23T19:52:07Z

Konstantin: