Комплексное исследование обратных преобразователей - История изменений

Turbo в 12:18, 21 августа 2013

2013-08-21T12:18:18Z

Turbo в 12:13, 21 августа 2013

2013-08-21T12:13:07Z

Turbo в 12:06, 21 августа 2013

2013-08-21T12:06:32Z

Turbo в 11:57, 21 августа 2013

2013-08-21T11:57:18Z

Turbo в 11:45, 21 августа 2013

2013-08-21T11:45:30Z

Turbo в 11:38, 21 августа 2013

2013-08-21T11:38:38Z

Turbo в 11:35, 21 августа 2013

2013-08-21T11:35:57Z

Turbo в 11:34, 21 августа 2013

2013-08-21T11:34:38Z

Turbo в 11:23, 21 августа 2013

2013-08-21T11:23:24Z

Turbo: Новая страница: «== Описание эксперимента == Было проведено исследование универсальных обратных преобраз…»

2013-08-19T12:20:39Z

Новая страница: «== Описание эксперимента == Было проведено исследование универсальных обратных преобраз…»

Новая страница

== Описание эксперимента ==

Было проведено исследование универсальных обратных преобразователей (для произвольных систем модулей). Для тестирования использовались следующие подходы:

* Комбинационный обратный преобразователь на базе CRT II с пирамидальной структурой: [http://vscripts.ru/2013/reverse-converter-crt2-based.php Пример (Модули: 3 5 7)]
* Конвеерный обратный преобразователь на базе CRT II с пирамидальной структурой: [http://vscripts.ru/2013/reverse-converter-crt2-based.php?modules=7+5+3&type=1 Пример (Модули: 3 5 7)]
* Конвеерный на базе полиадического кода, построенный на базе таблиц (LUT): [http://vscripts.ru/2013/reverse-converter-pipeline-mixed-radix.php?modules=7+5+3&usetables=on Пример (Модули: 3 5 7)]
* Конвеерный на базе полиадического кода, без таблиц: [http://vscripts.ru/2013/reverse-converter-pipeline-mixed-radix.php?modules=7+5+3 Пример (Модули: 3 5 7)]

Исследовались задержка и площадь. Также для спец. систем модулей сравнивались параметры со специализированными конвертерами.

== Библиотека стандартных ячеек ==
<pre>
NangateOpenCellLibrary.lib
</pre>

== Скрипт для запуска ==
<pre>
set seq_run {"poilad-lut-511-512-513" "poilad-511-512-513" "seq-511-512-513"}
set comb_run {"comb-511-512-513"}

foreach design $comb_run {

lappend search_path "../libs" "../src" "./verilog" "./"
set target_library "NangateOpenCellLibrary.db"
set link_library [list "*" $target_library]

analyze -format verilog $design.v

elaborate reverse_conv
uniquify
current_design reverse_conv
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
compile
report_timing -significant_digits 6 -max_paths 10 > "timing.$design.rpt"
report_area > "area.$design.rpt"
report_power -analysis_effort high > "power.$design.rpt"

remove_design -all
}

#with_clock
foreach design $seq_run {

lappend search_path "../libs" "../src" "./verilog" "./"
set target_library "NangateOpenCellLibrary.db"
set link_library [list "*" $target_library]

analyze -format verilog $design.v

elaborate reverse_conv
uniquify
current_design reverse_conv
check_design
set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q [all_inputs]
set_max_delay -to [all_outputs] 0
set_max_area 0
create_clock clk -period 0.1
set_clock_uncertainty 0.0 [all_clocks]
set_dont_touch_network [all_clocks]
compile
report_timing -significant_digits 6 -max_paths 10 > "timing.$design.rpt"
report_area > "area.$design.rpt"
report_power -analysis_effort high > "power.$design.rpt"

remove_design -all
}
</pre>

== Выводы ==

== Файлы с входными данными ==

== Файл с результатами ==

@@ Строка 253: / Строка 253: @@
 * В случае когда требуется минимальная латентность лучше использовать комбинационный преобразователь на базе CRT II
 * Если для задачи есть специализированный преобразователь (см. таблицу 511 512 513), то логично использовать именно его.
-* Похоже есть возможность разбить Конвеерный преобразователь на базе CRT II, на большее число этапов и тем самым повысить его эффективность. В данный момент задержка определяется последним этапом алгоритма CRT II, где сходятся максимальные модули.
+* Похоже есть возможность разбить Конвеерный преобразователь на базе CRT II, на большее число этапов и тем самым повысить его эффективность. В данный момент задержка определяется последним этапом алгоритма CRT II, где сходятся максимальные модули. В итоге увеличивается общая латентность схемы и уменьшается возможная тактовая частота.
 == Файлы с входными данными ==

← Предыдущая		Версия 12:13, 21 августа 2013
Строка 256:		Строка 256:

	== Файлы с входными данными ==		== Файлы с входными данными ==
		+	* [http://vscripts.ru/res/files/2013_08_reverse_converters_test_verilog.zip Verilog (zip)]

	== Файл с результатами ==		== Файл с результатами ==
		+	* [http://vscripts.ru/res/files/2013_08_reverse_converters_test_verilog.zip Результаты модулирования (zip)]
		+	* [http://vscripts.ru/res/files/2013_08_reverse_converters_test_results.xlsx Excel-таблица со сводными результатами]

@@ Строка 241: / Строка 241: @@
 </tr>
 </table>
 == Выводы ==

← Предыдущая		Версия 11:45, 21 августа 2013
Строка 195:		Строка 195:
	</table>		</table>

		+	=== Модули (511 512 513) ===
		+	* Специальная система модулей вида (2<sup>n</sup>-1, 2<sup>n</sup>, 2<sup>n</sup>+1)
		+	<table cellpadding=5 cellspacing=0 border=1>
		+	<tr>
		+	<td>Метод</td>
		+	<td>Задержка</td>
		+	<td>Общая латентность</td>
		+	<td>Площадь</td>
		+	<td>Мощность</td>
		+	</tr>
		+	<tr>
		+	<td>CRT 2 Комбинационная</td>
		+	<td>3.584309</td>
		+	<td>3.584309</td>
		+	<td>3049 </td>
		+	<td>2.6</td>
		+	</tr>
		+	<tr>
		+	<td>CRT 2 Конвеерная</td>
		+	<td>2.404739</td>
		+	<td>7.214217</td>
		+	<td>3160 </td>
		+	<td>21</td>
		+	</tr>
		+	<tr>
		+	<td>Полиадический c LUT</td>
		+	<td>1.05807</td>
		+	<td>3.17421</td>
		+	<td>155055</td>
		+	<td>139</td>
		+	</tr>
		+	<tr>
		+	<td>Полиадический без таблиц LUT</td>
		+	<td>2.445659</td>
		+	<td>7.336977</td>
		+	<td>3849</td>
		+	<td>26</td>
		+	</tr>
		+	<tr>
		+	<td>Специализированный преобразователь</td>
		+	<td>0.82</td>
		+	<td>0.82</td>
		+	<td>1696</td>
		+	<td>---</td>
		+	</tr>
		+	</table>

	== Выводы ==		== Выводы ==

@@ Строка 167: / Строка 167: @@
 <tr>
 <td>CRT 2 Комбинационная</td>
-<td>4.360145</td>
+<td>7.564148</td>
-<td>4.360145</td>
+<td>7.564148</td>
-<td>4162	</td>
+<td>8765	</td>
-<td>5.1871</td>
+<td>11</td>
 </tr>
 <tr>
 <td>CRT 2 Конвеерная</td>
-<td>3.181364</td>
+<td>3.961807</td>
-<td>6.362728</td>
+<td>11.885421</td>
-<td>4317	</td>
+<td>8154	</td>
-<td>37</td>
+<td>71</td>
 </tr>
 <tr>
 <td>Полиадический c LUT</td>
-<td>1.034454</td>
+<td>0.669079</td>
-<td>3.103362</td>
+<td>5.352632</td>
-<td>81678	</td>
+<td>12919</td>
-<td>107</td>
+<td>70</td>
 </tr>
 <tr>
 <td>Полиадический без таблиц LUT</td>
-<td>2.091278</td>
+<td>1.674882</td>
-<td>6.273834</td>
+<td>13.399056</td>
-<td>3213	</td>
+<td>7969</td>
-<td>27</td>
+<td>69</td>
 </tr>
 </table>

@@ Строка 76: / Строка 76: @@
 === Модули (3 5 7) ===
 <table cellpadding=5 cellspacing=0 border=1>
 <tr>
@@ Строка 115: / Строка 116: @@
 === Модули (193 257 449) ===
 <table cellpadding=5 cellspacing=0 border=1>
 <tr>