Описание работы универсального прямого преобразователя - История изменений

Turbo в 11:29, 18 декабря 2013

2013-12-18T11:29:15Z

Turbo в 14:37, 29 ноября 2013

2013-11-29T14:37:53Z

Turbo в 14:34, 29 ноября 2013

2013-11-29T14:34:27Z

Turbo в 14:27, 29 ноября 2013

2013-11-29T14:27:49Z

Turbo в 14:14, 29 ноября 2013

2013-11-29T14:14:03Z

Turbo в 14:11, 29 ноября 2013

2013-11-29T14:11:31Z

Turbo в 13:42, 29 ноября 2013

2013-11-29T13:42:42Z

Turbo: Новая страница: «== Описание работы универсального прямого преобразователя из позиционного представлени…»

2013-11-29T12:08:48Z

Новая страница: «== Описание работы универсального прямого преобразователя из позиционного представлени…»

Новая страница

== Описание работы универсального прямого преобразователя из позиционного представления в модулярный код ==

== Постановка задачи ==

Требуется реализовать микроэлектронное устройство выполняющее преобразование из позиционного представления в модулярный код. Разработку будем вести на языке Verilog. Пусть задано входное число <math>X</math> в позиционном виде разрядности <math>N</math>-бит. Требуется найти остаток от его деления на каждое число из набора, образующих модулярный базис <math>{p1, p2, ... pN}</math>. Так как алгоритм вычисления остатков будет одинаков для каждого из них, то рассмотрим произвольное число <math>p</math> размерности <math>k</math>-бит.

Схема этого блока с входами и выходами:

[[Изображение:Вычислитель остатка от деления.png]]

Здесь:
* <math>0 \le X < 2^N</math>
* <math>0 \le OUT < p</math>
* <math>p</math> - константа заданная на этапе проектирования

@@ Строка 3: / Строка 3: @@
 == Постановка задачи ==
-Требуется реализовать микроэлектронное устройство выполняющее преобразование из позиционного представления в модулярный код. Разработку будем вести на языке Verilog. Пусть задано входное число <math>X</math> в позиционном виде разрядности <math>N</math>-бит. Требуется найти остаток от его деления (вычет) на каждое число из набора, образующих модулярный базис <math>{p1, p2, ... pN}</math>. Так как алгоритм вычисления остатков будет одинаков для каждого из них, то рассмотрим произвольное число из набора <math>p</math> размерности <math>k</math>-бит.
+Требуется реализовать микроэлектронное устройство выполняющее преобразование из позиционного представления в модулярный код. Разработку будем вести на языке Verilog. Пусть задано входное число <math>X</math> в позиционном виде разрядности <math>N</math>-бит. Требуется найти остаток от его деления (вычет) на каждое число из набора, образующих модулярный базис <math>{p_1, p_2, ... p_m}</math>. Так как алгоритм вычисления остатков будет одинаков для каждого из них, то рассмотрим произвольное число из набора <math>p</math> размерности <math>k</math>-бит.
 Схема этого блока с входами и выходами:
@@ Строка 46: / Строка 46: @@
 === N незначительно превосходит разрядность модуля ===
-В этом случае достаточно проверить в какой из диапазонов вида <math>[0;p), [p;2 \cdot p), [2 \cdot p;3 \cdot p), ...</math> попадает <math>X</math> и вычесть из него поправочный коэффициент, соответствующий диапазону. <math>0</math> для <math>[0;p)</math>, <math>p</math> для <math>[p;2 \cdot p)</math>, <math>2 \cdot p</math> для <math>[p;2 \cdot p)</math> и.т.д.
+В этом случае достаточно проверить в какой из диапазонов вида <math>[0;p), [p;2 \cdot p), [2 \cdot p;3 \cdot p), ...</math> попадает <math>X</math> и вычесть из него поправочный коэффициент, соответствующий диапазону. <math>0</math> для <math>[0;p)</math>, <math>p</math> для <math>[p;2 \cdot p)</math>, <math>2 \cdot p</math> для <math>[2 \cdot p;3 \cdot p)</math> и.т.д.

← Предыдущая		Версия 14:37, 29 ноября 2013
Строка 160:		Строка 160:

	* [http://vscripts.ru/2013/forward-converter-universal.php Генератор Verilog универсального прямого преобразователя для произвольных модулей]		* [http://vscripts.ru/2013/forward-converter-universal.php Генератор Verilog универсального прямого преобразователя для произвольных модулей]
		+
		+	== Результаты моделирования ==
		+
		+	* [[Результаты синтеза универсальных прямых преобразователей для простых модулей в пределах 8 бит]]

← Предыдущая		Версия 14:34, 29 ноября 2013
Строка 151:		Строка 151:
	endmodule		endmodule
	</source>		</source>
		+
		+	== Конвейеризация преобразователя ==
		+
		+	* Так как в преобразователе есть два четко выраженных этапа, то в синхронных устройствах можно увеличить частоту работы преобразователя, за счет увеличения тактов вычисления с 1 до 2. На первом такте вычисляется сумма <math>SUM</math>, на втором ищется интервал, куда она попадает и затем корректируется с помощью вычитания.
		+	* Если требуется дальнейшее увеличение тактовой частоты, то можно большой многовходовой сумматор из первого этапа сделать пирамидальным, с конвейеризацией каждой ступени пирамиды.
		+
		+	== Генератор Verilog ==
		+
		+	* [http://vscripts.ru/2013/forward-converter-universal.php Генератор Verilog универсального прямого преобразователя для произвольных модулей]

← Предыдущая		Версия 14:27, 29 ноября 2013
Строка 95:		Строка 95:

	=== Численный пример ===		=== Численный пример ===
		+
		+	Пусть на входе у нас подается 10-битное число <math>X</math> и нам требуется найти его вычет (т.е. остаток от деления) на число 5. Запишем:
		+	: <math>X = 2^0 \cdot X[0] + 2^1 \cdot X[1] + 2^2 \cdot X[2] + ... + 2^{9} \cdot X[9]</math>
		+	: <math>X = X[0] + 2 \cdot X[1] + 4 \cdot X[2] + ... + 512 \cdot X[9]</math>
		+	: <math>\|X\|_5 = \|X[0] + \|2\|_5 \cdot X[1] + \|4\|_5 \cdot X[2] + ... + \|512\|_5 \cdot X[9]\|_p</math>
		+	Замечание: значение <math>X[i]</math> равно 0 или 1, т.е. меньше 5 поэтому <math>\|X[i]\|_p = X[i]</math>
		+	: <math>\|X\|_5 = \|SUM\|_5 = \|X[0] + 2 \cdot X[1] + 4 \cdot X[2] + 3 \cdot X[3] + 1 \cdot X[4] + 2 \cdot X[5] + 4 \cdot X[6] + 3 \cdot X[7] + 1 \cdot X[8] + 2 \cdot X[9]\|_5</math>.
		+	Что бы найти максимально возможное значение <math>SUM</math> достаточно сложить все коэффициенты <math>A_i</math>.
		+	: <math>SUM_{MAX} = 1+2+4+3+1+2+4+3+1+2 = 23</math>.
		+
		+	То есть что бы найти значение <math>\|X\|_5</math>, надо проверить в какой из следующих интервалов попадает значение <math>SUM</math>.
		+	: Если <math>0 <= SUM < 5</math>, то <math>\|X\|_5 = SUM</math>
		+	: Если <math>5 <= SUM < 10</math>, то <math>\|X\|_5 = SUM - 5</math>
		+	: Если <math>10 <= SUM < 15</math>, то <math>\|X\|_5 = SUM - 10</math>
		+	: Если <math>15 <= SUM < 20</math>, то <math>\|X\|_5 = SUM - 15</math>
		+	: Если <math>20 <= SUM < 25</math>, то <math>\|X\|_5 = SUM - 20</math>

	=== Verilog-код для численного примера ===		=== Verilog-код для численного примера ===

@@ Строка 104: / Строка 104: @@
 	always @ (in)
 	begin
-	// we have small max value so we can use table here
+		if (in < 3'd5)
-	case (in)
+		begin
-: out = 0;
+			out = in;
-: out = 1;
+		end
-: out = 2;
+		else if (in < 4'd10)
-: out = 3;
+		begin
-: out = 4;
+			out = in - 3'd5;
-: out = 0;
+		end
-: out = 1;
+		else if (in < 4'd15)
-: out = 2;
+		begin
-: out = 3;
+			out = in - 4'd10;
-: out = 4;
+		end
-: out = 0;
+		else if (in < 5'd20)
-: out = 1;
+		begin
-: out = 2;
+			out = in - 4'd15;
-: out = 3;
+		end
-: out = 4;
+		else
-: out = 0;
+		begin
-: out = 1;
+			out = in - 5'd20;
-: out = 2;
+		end
-: out = 3;
-: out = 4;
-: out = 0;
-: out = 1;
-: out = 2;
-: out = 3;
-		default: out = 0;
-	endcase
 	end
 endmodule

@@ Строка 74: / Строка 74: @@
 	output [7:0] out; // Max value: 252
 	mod_253_511 inst(in, out);
 endmodule
 </source>