Комплексное исследование обратных преобразователей — различия между версиями

Версия 12:13, 21 августа 2013

Описание эксперимента

Было проведено исследование универсальных обратных преобразователей (для произвольных систем модулей). Для тестирования использовались следующие подходы:

• Комбинационный обратный преобразователь на базе CRT II с пирамидальной структурой: Пример (Модули: 3 5 7)
• Конвеерный обратный преобразователь на базе CRT II с пирамидальной структурой: Пример (Модули: 3 5 7)
• Конвеерный на базе полиадического кода, построенный на базе таблиц (LUT): Пример (Модули: 3 5 7)
• Конвеерный на базе полиадического кода, без таблиц: Пример (Модули: 3 5 7)

Исследовались задержка и площадь. Также для спец. систем модулей сравнивались параметры со специализированными конвертерами.

Библиотека стандартных ячеек

NangateOpenCellLibrary.lib

Скрипт для запуска

set seq_run {"poilad-lut-511-512-513" "poilad-511-512-513" "seq-511-512-513"}
set comb_run {"comb-511-512-513"}

foreach design $comb_run {

	lappend search_path "../libs" "../src" "./verilog" "./"
	set target_library "NangateOpenCellLibrary.db"
	set link_library [list "*" $target_library]

	analyze -format verilog $design.v

	elaborate reverse_conv
	uniquify
	current_design reverse_conv
	check_design
	set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
	set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q  [all_inputs] 
	set_max_delay -to [all_outputs] 0 
	set_max_area 0 
	compile
	report_timing -significant_digits 6 -max_paths 10 > "timing.$design.rpt"
	report_area > "area.$design.rpt"
	report_power -analysis_effort high > "power.$design.rpt"

	remove_design -all
}

#with_clock
foreach design $seq_run {

	lappend search_path "../libs" "../src" "./verilog" "./"
	set target_library "NangateOpenCellLibrary.db"
	set link_library [list "*" $target_library]

	analyze -format verilog $design.v

	elaborate reverse_conv
	uniquify
	current_design reverse_conv
	check_design
	set_load [load_of [get_lib_pins NangateOpenCellLibrary/INV_X4/A]] [all_outputs]
	set_driving_cell -lib_cell DFFRS_X2 -library NangateOpenCellLibrary -pin Q  [all_inputs] 
	set_max_delay -to [all_outputs] 0 
	set_max_area 0 
	create_clock clk -period 0.1
	set_clock_uncertainty 0.0 [all_clocks]
	set_dont_touch_network [all_clocks]
	compile
	report_timing -significant_digits 6 -max_paths 10 > "timing.$design.rpt"
	report_area > "area.$design.rpt"
	report_power -analysis_effort high > "power.$design.rpt"

	remove_design -all
}

Результаты

Модули (3 5 7)

• Дефолтный тест с малыми модулями

Модули (193 257 449)

• Типовые модули для небольшого модулярного FIR-фильтра

Модули (3 5 7 11 13 17 23 31)

• Много модулей малой разрядности

Модули (511 512 513)

• Специальная система модулей вида (2ⁿ-1, 2ⁿ, 2ⁿ+1)

Выводы

• Наиболее быстрым методом является "Полиадический с LUT (таблицами)", однако он является применимым лишь в случаях, когда используемые модули имеют маленькие значение. Иначе сильно растет площадь и мощность устройства.
• Площадь всех остальных методов примерно одинакова и растет незначительно в зависимости от размера задачи
• Мощность комбинационной версии является минимальной.
• В случае когда требуется максимальная частота преобразователя, логично использовать полиадический преобразователь
• В случае когда требуется минимальная латентность лучше использовать комбинационный преобразователь на базе CRT II
• Если для задачи есть специализированный преобразователь (см. таблицу 511 512 513), то логично использовать именно его.
• Похоже есть возможность разбить Конвеерный преобразователь на базе CRT II, на большее число этапов и тем самым повысить его эффективность. В данный момент задержка определяется последним этапом алгоритма CRT II, где сходятся максимальные модули.

Файлы с входными данными

• Verilog (zip)

Файл с результатами

• Результаты модулирования (zip)
• Excel-таблица со сводными результатами