Схемы ISCAS85
Материал из Модулярная арифметики
(Различия между версиями)
Turbo (обсуждение | вклад) |
DimaT (обсуждение | вклад) |
||
| (не показаны 4 промежуточные версии 2 участников) | |||
| Строка 3: | Строка 3: | ||
== Список схем набора == | == Список схем набора == | ||
<table> | <table> | ||
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">Наименование схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">Исходное описание схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate c базовыми вентилями</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">Наименование схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">Исходное описание схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate c базовыми вентилями</td><td style="border: 1px solid black; width: 100px; padding: 5px;">Post synthesis relic format</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c17</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c17.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c17_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c17_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c17</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c17.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c17_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c17_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c17_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c432</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c432_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c432_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c432</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c432_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c432_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c432_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c499</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c499.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c499_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c499_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c499</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c499.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c499_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c499_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c499_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c880</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c880.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c880_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c880_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c880</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c880.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c880_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c880_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c880_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c1355</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c1355.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c1355_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c1355_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c1355</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c1355.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c1355_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c1355_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c1355_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c1908</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c1908.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c1908_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c1908_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c1908</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c1908.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c1908_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c1908_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c1908_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c2670</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c2670.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c2670_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c2670_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c2670</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c2670.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c2670_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c2670_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c2670_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c3540</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c3540.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c3540_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c3540_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c3540</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c3540.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c3540_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c3540_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c3540_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c5315</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c5315.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c5315_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c5315_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c5315</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c5315.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c5315_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c5315_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c5315_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c6288</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c6288.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c6288_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c6288_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c6288</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c6288.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c6288_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c6288_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c6288_syn.txt verilog]</td></tr> |
| − | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c7552</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c7552.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c7552_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c7552_flat_cut.v verilog]</td></tr> | + | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">c7552</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c7552.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat/c7552_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_flat_cut/c7552_flat_cut.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/ISCAS_relic/c7552_syn.txt verilog]</td></tr> |
</table> | </table> | ||
| − | Набор подсхем из схемы c432 | + | === Набор подсхем из схемы c432 === |
<table> | <table> | ||
<tr><td style="border: 1px solid black; width: 100px; padding: 5px;">Наименование схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">Исходное описание схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate c базовыми вентилями</td></tr> | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">Наименование схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">Исходное описание схемы</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate</td><td style="border: 1px solid black; width: 100px; padding: 5px;">В базисе библиотеки Nangate c базовыми вентилями</td></tr> | ||
| Строка 25: | Строка 25: | ||
<tr><td style="border: 1px solid black; width: 100px; padding: 5px;">74L85</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432_parts/74L85.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432_parts/74L85_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432_parts/74L85_flat_cut.v verilog]</td></tr> | <tr><td style="border: 1px solid black; width: 100px; padding: 5px;">74L85</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432_parts/74L85.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432_parts/74L85_flat.v verilog]</td><td style="border: 1px solid black; width: 100px; padding: 5px;">[http://vscripts.ru/res/testckt/verilog/c432_parts/74L85_flat_cut.v verilog]</td></tr> | ||
</table> | </table> | ||
| + | |||
| + | == Большой архив схем из набора LGSynth89 == | ||
| + | |||
| + | [http://www.cbl.ncsu.edu:16080/benchmarks/LGSynth89/ Список и описание схем] | ||
| + | |||
| + | [http://vscripts.ru/res/testckt/LGSynth89/LGSynth_source.7z Исходные схемы LGSynth89 в Verilog и Pla формате] | ||
| + | |||
| + | [http://vscripts.ru/res/testckt/LGSynth89/Verilog_Post_Synth.7z Синтезированные с помощью abc схемы LGSynth89 в Verilog формате] | ||
| + | |||
| + | [http://vscripts.ru/res/testckt/LGSynth89/RELIC_Post_Synth.7z Синтезированные с помощью abc схемы LGSynth89 в RELIC формате] | ||
| + | |||
| + | |||
== Используемые библиотеки стандартных ячеек == | == Используемые библиотеки стандартных ячеек == | ||
| Строка 34: | Строка 46: | ||
[http://vscripts.ru/res/testckt/verilog/libs/NangateOpenCellLibrary_Cut.lib Сокращенная библиотека базовых стандартных ячеек Nangate в ".lib" формате] | [http://vscripts.ru/res/testckt/verilog/libs/NangateOpenCellLibrary_Cut.lib Сокращенная библиотека базовых стандартных ячеек Nangate в ".lib" формате] | ||
| + | |||
| + | [http://vscripts.ru/res/testckt/verilog/libs/OurLib.genlib Библиотека основных логических вентилей в формате ".genlib" формате] | ||
Текущая версия на 17:56, 28 октября 2015
Набор типовых комбинационных микроэлектронных схем для тестирования эффективности алгоритмов
Содержание |
[править] Список схем набора
| Наименование схемы | Исходное описание схемы | В базисе библиотеки Nangate | В базисе библиотеки Nangate c базовыми вентилями | Post synthesis relic format |
| c17 | verilog | verilog | verilog | verilog |
| c432 | verilog | verilog | verilog | verilog |
| c499 | verilog | verilog | verilog | verilog |
| c880 | verilog | verilog | verilog | verilog |
| c1355 | verilog | verilog | verilog | verilog |
| c1908 | verilog | verilog | verilog | verilog |
| c2670 | verilog | verilog | verilog | verilog |
| c3540 | verilog | verilog | verilog | verilog |
| c5315 | verilog | verilog | verilog | verilog |
| c6288 | verilog | verilog | verilog | verilog |
| c7552 | verilog | verilog | verilog | verilog |
[править] Набор подсхем из схемы c432
| Наименование схемы | Исходное описание схемы | В базисе библиотеки Nangate | В базисе библиотеки Nangate c базовыми вентилями |
| 74181 | verilog | verilog | verilog |
| 74182 | verilog | verilog | verilog |
| 74283 | verilog | verilog | verilog |
| 74L85 | verilog | verilog | verilog |
[править] Большой архив схем из набора LGSynth89
Исходные схемы LGSynth89 в Verilog и Pla формате
Синтезированные с помощью abc схемы LGSynth89 в Verilog формате
Синтезированные с помощью abc схемы LGSynth89 в RELIC формате
[править] Используемые библиотеки стандартных ячеек
Исходная библиотека Nangate в ".db" формате
Исходная библиотека Nangate в ".lib" формате
Сокращенная библиотека базовых стандартных ячеек Nangate в ".db" формате
Сокращенная библиотека базовых стандартных ячеек Nangate в ".lib" формате
Библиотека основных логических вентилей в формате ".genlib" формате
